KR101465703B1 - 듀얼 스트레스 라이너 상보형 금속 산화물 반도체 소자의콘택트 형성 방법 - Google Patents

듀얼 스트레스 라이너 상보형 금속 산화물 반도체 소자의콘택트 형성 방법 Download PDF

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Abstract

듀얼 스트레스 라이너 반도체 소자들 내에서 비아 콘택트들을 형성하는 반도체 제조 방법들이 제공된다. 이 방법들에 의하면, 비아 콘택트 개구들을 듀얼 스트레스 라이너 구조의 오버랩 영역들과 넌오버랩 영역들을 관통하여 식각하여, 아래의 살리사이드 콘택트들과 다른 소자 콘택트들을 노출시킬 때, 듀얼 스트레스 라이너의 넌오버랩 영역들 아래의 콘택 영역들이 과다 식각되는 것과 같은 결함 메커니즘들을 경감하거나 제거할 수 있다.
Figure R1020080015441
듀얼 스트레스 라이너, CMOS 소자, 비아 컨택트

Description

듀얼 스트레스 라이너 상보형 금속 산화물 반도체 소자의 콘택트 형성 방법{Methods for forming contacts for dual stress liner CMOS semiconductor devices}
본 발명은 듀얼 스트레스 라이너(Dual Stress Liner; 이하 DSL) 반도체 소자들 내에서 비아(via) 콘택트들을 형성하는 공정을 포함하는 상보형 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; 이하 CMOS) 제조 방법들에 관한 것이다.
일반적으로, CMOS 소자들은 공통 반도체 기판 상에 형성된 P-채널 전계 효과 트랜지스터들과 N-채널 전계 효과 트랜지스터들의 상보적인 짝들을 가지는 집적 회로들을 포함한다. 종래 기술에 널리 알려진 바대로, CMOS 소자들은 고 동작 효율, 고속 스위칭 및 좋은 스케일링 특성 등을 가지고 있어서, CMOS 기술들은 고밀도, 고성능 어플리케이션(application)의 집적 회로 칩들을 제조할 때 널리 사용된다. 반도체 제조 기술의 혁신에 따라서, 더 빠른 속도와 더 높은 집적도 및 더 낮은 전력 소모 어플리케이션의 CMOS 솔루션에 대한 시장 수요를 증대시키고 있다.
그러나, CMOS 기술의 디자인 룰이 1 마이크론 미만 나아가 그 이하까지 미세 화되면서, 성능과 신뢰성 유지에 대한 기술적인 난관들이 제기되었다. 소자 크기가 작아지면서, CMOS 트랜지스터는 예를 들면, 더 얇은 게이트 전극들과 더 작은 채널 길이들 및 더 좁은 드레인/소스 연장(extension) 확산 영역들을 가지게 된다. 일반적으로 이러한 다운 스케일링은 트랜지스터들이 더 큰 채널 저항과 더 큰 접합/콘택트 기생 커패시턴스들을 가지게 하여 그 성능을 저하시킨다.
CMOS 제조 기법들에 관한 다양한 선행 기술들은 기생 게이트와 접합 저항들을 줄이고, 채널 전도성을 증가시켜서, 다운 스케일링이 소자 성능에 미치는 영향을 저감시킬 수 있다.
예를 들어, CMOS 공정 플로우(flow)에는 높게 스케일된 CMOS 소자들의 성능을 향상시키기 위한 DSL 기술들이 포함될 수 있다. 일반적으로, DSL 기술들은, N-타입 트랜지스터는 그 전도 채널에 충분한 인장력을 가하면 채널 내 캐리어(전자들)의 이동도가 증가하는 반면, P-타입 트랜지스터는 그 전도 채널에 충분한 압축력을 가하면, 채널 내 캐리어(정공들)의 이동도가 증가된다는 발견에 기초한다. 따라서, 다양한 DSL 기술들이 N-타입 트랜지스터들의 게이트 구조 위에는 인장 스트레스 라이너(tensile stress insulating liner)를 형성하는, 반면 P-타입 트랜지스터들의 게이트 구조 위에는 압축 스트레스 라이너(compressive stress insulating liner)를 형성하여, 트랜지스터 채널들 내에서 전하 이동도를 증가시켜서, 소자 성능을 향상시키고 있다.
도 1은 종래의 기술에 따른 DSL를 가진 CMOS 소자의 단면도이다. 도 1은 반도체 기판(101)의 활성 표면 상의 활성 영역(102, 103)에 각각 형성된 NMOS(N- channel Metal Oxide Semiconductor)와 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터 구조들(110,120)을 가지는 CMOS를 나타낸다. 활성 영역(102, 103)은 쉘로우 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI라 한다.) 구조와 같은 소자 분리 구조(104)에 의해 정의되고 또 분리된다.
이 실시예에서, 활성 영역(102)은 P-타입 기판 층(101a)의 일부로 정의되고, 활성 영역(103)은 P-타입 기판 층(101a)에 형성된 N-타입 소자 우물(101b)을 포함한다. NMOS 트랜지스터(110)는 P-타입 기판 층(101a)에 형성되어 있는 n-도핑된 드레인/소스 확산 영역들(16)과, 활성 영역(102)에서 기판 표면 상(on)에 형성되어 있는 게이트 구조(111)를 포함한다. 마찬가지로, PMOS 트랜지스터(120)는 N-우물(101b)에 형성되어 있는 p-도핑된 드레인/소스 확산 영역들(16)과, 활성 영역(103)에서 기판 표면 상에 형성되어 있는 게이트 구조(121)를 포함한다. 트랜지스터들(110, 120)의 소스/드레인 영역들(16)은 금속 실리사이드 콘택 영역들(17)을 포함한다.
각각의 게이트 구조들(111, 121)은 유전체 층(11), 폴리 실리콘 층(12) 및 금속 실리사이드 층(13)을 포함하는 적층으로 이루어진 폴리 실리콘 게이트 전극(11/12/13)를 포함하는 유사한 구조들을 가진다. 또, 게이트 구조들(111, 121) 각각은 게이트 전극들(11/12/13)의 측벽(sidewall)들과 측벽들에 인접한 활성 실리콘 영역들의 표면의 일부 상에 형성된 얇은 L자형의 측벽 절연 스페이서 층들(14)을 가진다.
폴리 콘덕터 구조(131)는 소자 분리 영역(104) 상에 형성되어 있으며, 폴리 콘덕터 구조(131)는 게이트 구조들(111, 121)과 유사하게 폴리 실리콘 층(12')과 금속 실리사이드 층(13')을 포함한다. 이 기술 분야에 알려진 바대로, 폴리 콘덕터 구조(131)는 게이트 구조들(111, 121)과 동시에 그리고 완전히 형성되어, 상보적인 트랜지스터 짝들(110, 120)의 게이트 전극들을 전기적으로 연결하는 부분일 수 있다.
나아가, 반도체 기판(101)의 활성 표면 상에는 다른 스트레스 전달(stress-imparting) 절연막들(140, 160)이 형성되어 있어서, DSL 구조는 스트레스들을 적절하게 전달하여 CMOS 트랜지스터들(110, 120)의 채널 전도성을 향상시킬 수 있다. 이 스트레스 막들(140, 160)은 별개의 리소그래픽 패터닝 단계들을 이용하여 두 다른 질화물 막들(140, 160)을 형성하는 종래의 DSL 공정을 이용하여 형성할 수 있다.
예를 들어, 도 1의 실시예에서, 인장력을 받는 질화물 막(140)과 얇은 산화물 층(150)이 기판(101)의 활성 표면 위에 순차적으로 증착되고, 그 막들(140, 150) 중 PMOS 영역(103)을 덮고 있는 부분들을 제거하기 위한 패터닝이 될 수 있다. 그 후, 압축력을 받는 질화물 막(160)이 기판(101)의 활성 표면 상에 증착되고, 그 막(160) 중 NMOS 영역(102)을 덮고 있는 부분들을 제거하기 위하여 산화물 층(150)을 식각 저지층으로 하여서, 패터닝이 될 수 있다.
이런 방법으로, 도 1에 나타낸 것처럼 압축 스트레스 라이너(160)가 인장 질화물 라이너(140)와 산화물 층(150) 위에 오버랩되게, 다양한 DSL 구조 층들(140, 150, 160)을 형성할 수 있다. 상세하게는, 도 1에 나타낸 실시예에서 스트레스 라 이너들(140/150/160)의 오버랩 영역(105)은 폴리콘덕터 구조(131) 위의 소자 분리 영역(104)에 위치해 있다. 오버랩 영역(105)은 두 라이너 물질들(140, 160) 사이에 확실하게 갭(gap)이 없도록 하기 위하여 형성된다.
도 1에 나타낸 실시예에서, 스트레스 라이너 층들(140, 160)은 각각 t1(예, 600 Å)인 두께를, 산화물 층(150)은 t2(예, 100 Å)인 두께를 가지고 있다. 그래서, DSL 구조는 다른 영역들에서 일정하지 않은 두께를 가진다. 활성 영역(102)에서 두께는 t1+t2 이고, 활성 영역(103)에서 두께는 t1이며, 오버랩 영역(105)에서 두께는 2t1+t2이다. 이러한 DSL 구조의 일정하지 않은 두께는 순차적인 공정 단계들에 있어서 문제가 될 수 있다.
예를 들면, DSL 구조의 일정하지 않은 두께는, 다음의 후공정(BEOL processing) 동안, 아래의 폴리 실리콘 콘택 영역들(13, 13', 17)에 콘택트들을 형성하기 위해, DSL 구조의 다른 영역들(오버랩 영역과 넌오버랩 영역)을 관통하여 콘택트 비아 홀들을 식각할 때, 문제들을 일으킬 수 있다.
어떤 종래의 기술들은, 반응 이온 식각(Reactive Ion Etch; 이하 RIE) 공정을 사용하여서 DSL 층들의 오버랩 영역(105)과 넌오버랩 영역들 모두에서 개구들을 동시에 식각하여서, 금속 실리사이드 영역들(13, 13', 17)을 노출시킨다. 이 때 DSL 층들의 일정하지 않은 두께에 대하여, 아래의 금속 콘택트(13')를 노출시켜, 오버랩 영역(105)에 콘택트 개구가 충분히 형성되도록 하기 위하여, RIE 공정이 과다하게 수행된다. 이러한 과다 식각은 비아 콘택트 식각 동안 DSL 구조의 넌오버랩 영역들에서 노출된 금속 실리사이드 영역들(13, 17)에 손상 및/또는 침식을 일으킬 수 있다. 이 종래의 공정과 그와 연관된 결함 메커니즘들은 도 2를 참조하여, 더 상세히 설명될 것이다.
도 2는 후공정(BEOL fabrication) 단계를 도식적으로 나타낸다. 이 단계에서는 도 1의 반도체 소자의 활성 표면 상에 층간 절연물(InterLayer Dielectric; 이하 ILD) 층(200)을 형성한다. 그리고, 복수의 콘택트 홀들(201 ~ 204)을 ILD 층(200)을 관통하여 형성하는데, DSL 층들(140/150, 160)의 넌오버랩 영역들에서는 트랜지스터들(110, 120)의 실리사이드 콘택트들(13, 17)까지, DSL 층들의 오버랩 영역에서는 실리사이드 콘택트(13')까지 형성한다.
일반적으로, 콘택트 홀들(201 ~ 204)은 콘택트 홀들을 ILD 층(200)에서 각각의 스트레스 라이너들(140, 160)까지 형성하는 제1 식각 공정에 의하여 형성할 수 있다. 제1 식각 공정으로서는, 스트레스 라이너 물질(예, 질화물)에 대하여, ILD 층(200)과 라이너 층(예, 산화물)(150)의 물질들을 선택적으로 식각하여서, 스트레스 층들(140, 160)이 식각 저지층들로서 사용될 수 있는 식각액을 사용하는, 종래의 RIE 공정이 사용될 수 있다.
그 후, 제2 식각 공정을 수행하여서, 각각의 비아 홀들(201 ~ 204)에 의해 정렬되고, 또 이들을 통해 노출된 스트레스 라이너 층들(140/150, 160)의 일부들을, 아래의 실리사이드 영역들(13, 13', 17)까지 동시에 식각한다. 제2 식각 공정으로서는, ILD 층(200)에 대하여, 라이너 층들(140/150, 160)의 물질들을 선택적으로 식각하여서, 아래의 실리사이드 영역들(13, 13', 17)이 식각 저지층들로서 사용될 수 있는 식각액을 사용하는, 종래의 RIE 공정이 사용될 수 있다.
DSL 층들의 오버랩 영역(105)과 넌오버랩 영역들의 총 두께들의 차이 때문에, 제2 식각 공정을 충분한 시간 동안 수행하여서, 폴리 실리콘 콘덕터(131)의 실리사이드 층(13')을 노출시킬 때까지, 콘택트 홀(204)을 모든 스트레스 라이너 층들(160-150-140)을 관통하여 적절하게 식각하여야 한다. 그렇지 않으면, 콘택트 개구 페일(failure)이 초래될 수 있다. 다시 말해서, 종래의 공정에서 RIE은, 넌오버랩 영역의 DSL의 얇은 부분에 비해서, 오버랩 영역(105)의 DSL의 두꺼운 부분 이를 테면, 스트레스 층들(140/150/160)을 합한 두께)에 기초하여 수행될 수 있다. 그리하여, 제2 식각 공정으로 콘택트 홀들이 DSL 층들을 관통하여 실리사이드 콘택트들(13, 13', 17)까지 연장되도록 형성할 수 있다.
하지만, 오버랩 영역(105)에서 실리사이드 콘택트(13')를 노출시키도록 콘택트 홀(204)을 식각하기 전에, DSL 층들의 넌오버랩 영역들에서는 콘택트 홀들(201, 202, 203)이 실리사이드 콘택트들(13, 17)까지 식각될 것이다. 결과적으로, 오버랩 영역(105)에서 콘택트 홀(204)을 실리사이드 층(13')까지 충분히 식각시키기 위하여 식각 공정이 계속되는 동안, 콘택트 홀들(210, 202, 203)에서 노출된 실리사이드 콘택트들(13, 17)은 그것들이 노출된 이후의 식각에 의해 손상될 수 있다.
예를 들면, 도 2는 콘택트 홀들(201, 202, 203)의 바닥에서 얇은 실리사이드 콘택트 층들(13, 17)이 과다 식각되는 한 가능한 결함 메커니즘을 나타낸다. 다른 예에서, 심각한 과다 식각은 실리사이드 콘택트 층들(13, 17)이나 원치 않는 잔여 물질을 통한 펀치쓰루(punch through)와 같은 결함들을 초래할 수 있다. 그리고 그것들 모두는 후공정의 다음 단계들 동안 콘택트 홀들에서 형성되는 소자 콘택트들 과 금속 플러그들 사이에 더 높은 접촉 저항면들을 초래할 수 있다.
본 발명이 해결하고자 하는, 비아 콘택트 개구들을 DSL 구조들을 관통하여 식각하여, DSL 구조들의 오버랩 영역과 넌오버랩 영역 모두에서 아래의 살리사이드(salicided) 콘택트들과 다른 소자 콘택트들을 노출시킬 때, 소자 콘택트 개구들이 넌오버랩 영역들을 관통하여 과다 식각되는 것과 같은 콘택트 결함 메커니즘들을 경감하거나 제거할 수 있는 반도체 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예가 DSL 반도체 소자의 제조 공정의 일부로서 제공된다. 그 방법은 제1 및 제2 소자 영역들을 가진 반도체 기판의 활성 표면 상에 DSL(Dual Stress Liner: 이하 DSL) 구조를 형성하는 것을 포함한다. 상기 DSL 구조는 제1 및 제2 소자 영역들 상에 각각 형성된 제1 및 제2 스트레스 라이너 층들을 포함한다. 또 제2 스트레스 라이너 층의 일부가 제1 및 제2 스트레스 라이너 층들 사이의 경계에서 제1 스트레스 라이너 층의 일부를 오버랩하는 오버랩 영역(overlapped region)과, 제1 및 제2 스트레스 라이너 층들이 서로 오버랩되지 않은 넌오버랩 영역(non-overlapped region)을 포함한다.
DSL 구조 상에 절연 층을 형성하고, 절연층 내에서 파셜(partial) 비아홀 패 턴을 DSL 구조까지 형성한다. 파셜 비아홀 패턴은 DSL 구조의 넌오버랩 영역에서 제1 또는 제2 스트레스 라이너까지 연장된 파셜 비아홀과, DSL 구조의 오버랩 영역에서 제2 스트레스 라이너까지 연장된 파셜 비아홀을 포함하도록 형성한다. DSL 구조의 오버랩 영역에서 파셜 비아 홀들을 통해 노출된 제2 스트레스 라이너 층의 일부를 선택적으로 식각하여, 오버랩 영역의 비아 홀들을 아래의 제1 스트레스 라이너까지 연장한다. 그리고, DSL 구조의 오버랩 영역들과 넌오버랩 영역들에서의 파셜 비아 홀들을 통해 노출된 제1 및 제2 스트레스 라이너 층들의 일부들을 동시에 식각하여서, 아래의 비아 콘택 영역들까지 연장된 비아 콘택트 홀들을 형성한다.
본 발명의 일 실시예에서, DSL 구조의 오버랩 영역에서 파셜 비아 홀들을 통해 노출된 제2 스트레스 라이너 층의 일부를 선택적으로 식각하는 것은, 희생 물질을 증착하여, 넌오버랩 영역의 파셜 비아홀들의 바닥에 노출된 제1 또는 제2 스트레스 라이너 층들의 일부들을 덮는 것을 포함할 수 있다. 또한, DSL 구조의 오버랩 영역의 파셜 비아 홀들을 통해 노출된 제2 스트레스 라이너 층의 일부들을 이방성으로 식각하되, 넌오버랩 영역의 파셜 비아 홀들의 희생 물질에 대하여, 오버랩 영역의 파셜 비아 홀들의 바닥에서 노출된 제2 스트레스 라이너 층의 일부들을 선택적으로 식각하는 식각액을 사용하는 것을 포함할 수 있다. 여기서, 희생 물질은 유기 BARC(bottom anti reflection coating) 물질, 포토 레지스트 물질, 또는 무기 BARC 물질 등과 같은 유기 물질 또는 무기 물질이 될 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에서, 희생 물질을 증착하여, DSL 구조의 넌오버랩 영역의 파셜 비아홀들의 바닥에 노출된 제1 또는 제2 스 트레스 라이너 층들의 일부들을 덮고 있다. 절연층 상에 희생 물질 층을 증착하여 오버랩 영역과 넌오버랩 영역 모두에서 파셜 비아 홀들을 희생 물질로 채우고, DSL 구조의 오버랩 영역의 파셜 비아 홀들 내에서 희생 물질을 제거하기에 충분한 깊이까지 희생 물질 층을 에치백한다. 여기서 희생 물질 층을 에치백하는 것은 건식 식각 공정을 이용하되, 제1 및 제2 스트레스 라이너 층들을 이루는 물질에 대하여, 희생 물질을 선택적으로 식각하는 식각액을 사용할 수 있다.
상기 과제를 달성하기 위한 본 발명의 또 다른 실시예에서, DSL 구조의 오버랩 영역은 제1 및 제2 소자 영역들 사이의 소자 분리 영역 상에 노출되어 있다. 그리고 DSL 구조의 오버랩 영역의 절연층에 형성된 파셜 비아 홀들이 절연층 상에 형성된 실리사이드 폴리 실리콘 라인의 아래의 비아 콘택 영역들에 정렬되어 있다. DSL 구조의 넌오버랩 영역의 절연층의 파셜 비아 홀들은 실리사이드 확산 영역들의 아래의 비아 콘택 영역들 또는 제1 및 제2 소자 영역들 위에 형성된 제1 및 제2 스트레스 라이너 층들 아래의 트랜지스터 소자들의 폴리 실리콘 게이트 전극들에 정렬될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 DSL 반도체 소자들 내에서 비아 콘택트들을 형성하는 공정을 포함하는 CMOS 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. 즉, 비아 콘택트 개구들을 DSL 구조의 오버랩 영역들과 넌오버랩 영역들을 관통하여 식각하여, 아래의 살리사이드 콘택트들과 다른 소자 콘택트들을 노출시킬 때, DSL의 넌오버랩 영역들 아래의 콘택 영역들이 과다 식각되는 것과 같은 결함 메커니즘들을 경감하거나 제거할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다. 또한, 도면들에서 사용된 유사한 참조 번호들은 동일하거나 유사한 또는 동일하거나 유사한 기능을 가지는 구성 요소들을 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
어떤 층이 다른 층이나 기판의 상(on 또는 over)에 존재한다는 것은 그 층이 다른 층이나 기판의 직접적인 위에 있거나, 그 사이에 중개(intervening) 층들이 더 있을 수 있다는 것을 나타낸다. 반면, 어떤 층이 다른 층이나 기판의 "직접 위(directly on)"에 존재한다는 것은 중간에 다른 층을 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범 주를 제한하기 위한 것이 아니다. 또한 첨부된 도면들에서, 명확함을 위해 층들과 영역들의 두께와 차원(dimension)들을 과장하여 도시하였다
도 3a 내지 3f는 본 발명의 일 실시예에 따른 오버랩된 스트레스 라이너들을 가진 DSL CMOS 소자들에서, 비아 콘택트들을 형성하는 방법을 도식적으로 나타낸다.
도 3a 내지 3f는 도 1에서 나타낸 DSL CMOS 소자에서 비아 콘택트들을 형성하기 위한, 본 발명에 따른 실시예를 도시한다. 이 방법은 도 2를 참조하여 이미 설명한 결함 메커니즘들을 저감하거나 제거하면서, 다른 스트레스 라이너들(140, 160)의 오버랩 영역들과 넌오버랩 영역들에서, 비아 콘택트 개구들이 아래의 실리사이드 콘택트들(13, 13' 17)까지 형성될 수 있도록 한다.
도 3a는 비아 형성 공정의 첫 단계를 도식적으로 나타낸다. 이 단계에서 DSL 구조 위에 ILD 층(300)이 형성되는데, 여기서 DSL 구조는 제1 소자 영역(102) 상에 형성된 제1 스트레스 라이너 층(140)과 제2 소자 영역(103) 상에 형성된 제2 스트레스 라이너 층(160)를 포함한다.
DSL 구조는 오버랩 영역(105)을 포함한다. 오버랩 영역(105)은 제2 스트레스 라이너 층(160)의 일부가, 제1 및 제2 스트레스 라이너 층들 사이의 경계에서 제1 스트레스 라이너 층(140)의 일부분을 오버랩한다. DSL 구조는 넌오버랩 영역을 포함한다. 넌오버랩 영역은 제1 및 제2 스트레스 라이너 층들(140, 160)의 일부들로서 서로 넌오버랩 영역이다. 예를 들면, 제1 소자 영역(102) 상에 형성된 오버랩되지 않은 제1 스트레스 라이너 층(140)의 일부와, 제2 소자 영역(103) 상에 형성된 오버랩되지 않은 제2 스트레스 라이너 층(160)의 일부이다.
본 발명의 일 실시예에서, DSL 구조는 스트레스 라이너 층(140) 상에 형성된 얇은 절연층(150)을 더 포함한다. 종래의 DSL 공정 기술들에서, 제1 소자 영역(102)에서 제2 스트레스 라이너 층(160)의 일부가 제1 스트레스 라이너 층(140) 상에 형성되었다가, 식각 공정을 통해 제거될 수 있다. 얇은 절연층(150)은 이 공정 기술들에서 식각 저지층으로서 역할을 하는 산화물 층(예, LTO)일 수 있다.
도 3a에서 복수의 콘택트 홀들(301 ~ 304)이, DSL 층들(140/150, 160)의 넌오버랩 영역들에서는 트랜지스터들(110, 120)의 어떤 실리사이드 콘택트들(13, 17)까지, DSL 층들의 오버랩 영역(105)에서는 실리사이드 콘택트(13')까지, ILD 층(300)을 관통하여 형성되어 있다. 도 3a의 일 실시예에서, 스트레스 라이너(140)의 넌오버랩 영역에서의 파셜 비아 홀들(301, 302)은 NMOS 트랜지스터(110)의 실리사이드 콘택 영역들(17, 13)에 정렬된 위치들까지 식각된다. 또, 스트레스 라이너(160)의 넌오버랩 영역에서 파셜 비아 홀(303)은 PMOS 트랜지스터(120)의 실리사이드 콘택 영역(17)에 정렬된 위치까지 식각된다. 또, 스트레스 라이너들(140/150, 160)의 오버랩 영역에서 파셜 비아 홀(304)은 폴리 콘덕터(131)의 실리사이드 층(13')에 정렬된 상부의 스트레스 라이너 층(160)까지 식각된다.
도 3a에서 ILD 층(300)은, 종래의 기술들을 사용하여 실리콘 산화물 또는 저유전율 물질들와 같은 유전체 또는 절연체 물질들로 된 하나 이상의 층들을 증착하여 형성할 수 있다. 도 3a에서 ILD 층이 단층으로 나타나 있지만, ILD 층(300)은 복층으로 형성될 수 있다. 이를테면, ILD 층(300)은 기판(101)의 활성 표면 상에 증착된 이산화규소(또는 저유전율 유전체) 층인 제1 층, 얇은 실리콘 질화물 층(식각 저지 층)인 제2 층 및 식각 저지 층 상에 증착된 다른 이산화규소 (또는 저유전율 유전체) 층인 제3 층으로 이루어질 수 있다.
ILD 층(300)을 형성한 후, 파셜 비아 홀들(301 ~ 304)은 종래의 리소그래픽과 식각 기술들을 사용하여 형성할 수도 있다. 예를 들면, 리소그래픽 공정으로 ILD 층(300) 상에, 비아 홀 패턴을 정의하는 개구들을 가지는 포토 레지스트 식각 마스크를 형성할 수 있다. 그 후에, 하나 이상의 식각 공정으로 포토 레지스트 패턴을 식각 마스크로 사용하여, 파셜 비아 홀들(301~304)을 각각의 스트레스 라이너 층들(140, 160)까지 식각할 수 있다.
RIE 등 이방성의 건식 산화물 식각 공정과 같은 종래의 식각 공정을 사용하여 ILD 층(300)을 식각할 수 있다. 이 식각 공정에서 식각액은 식각 구별 가능 층들로서 역할을 하는 스트레스 라이너들(140, 150)의 물질(예, 질화물)에 대하여 ILD 층(300)의 물질을 높은 선택비로 식각하여야 한다. 높은 식각 선택성은 파셜 비아 홀들이 스트레스 라이너 층들(140, 160)까지 도달하여 식각되어야 하는, 다른 깊이들을 확실히 하기 위한(account for), ILD 층 (300)의 긴 과다 식각을 가능하게 한다.
ILD 층(300)과 스트레스 라이너 층(150)을 형성하고 있는 물질들에 의존하여, 얇은 라이너 층(150)은 ILD 층(300)을 식각하는 데 사용되는 식각액과 같은 물질로 식각될 수도 있고 그렇지 않을 수도 있다. 얇은 라이너 층(150)을 식각하기 위하여 별도의 식각이 사용된다면, 그러한 식각은 스트레스 라이너 층들(140, 160) 에 선택적으로 수행된다. 도 3a에서 보여지듯이, 식각에 의하여 파셜 비아 홀들(301~304)이 각각의 콘택트 개구들의 하부에서 노출된 아래의 스트레스 라이너 층들(140, 160)의 표면에서 또는 그보다 약간 아래에서 끝나는, 충분한 깊이들까지 식각된 구조를 가지게 된다.
파셜 비아 홀들(301~304)이 형성된 후, 포토 레지스트 패턴은 아싱 공정(산소 또는 수소 플라즈마)과 유기 스트리퍼(stripper)를 사용하는 방법 등으로 제거될 수 있다. 도 3b에 나타낸 것처럼, 희생(sacrificial) 물질(310) 층이 파셜 비아 홀들(301~304)을 채우기 위하여 증착되어 있다. 기판(101)의 활성 표면 상에 형성된 물질 층(310)의 두께는 희생 물질과 파셜 비아 홀들의 임계 치수(critical dimension)들, 깊이들 및 밀도에 의존하여 달라질 수 있다.
본 발명의 일 실시예에서, 희생 물질(310) 층은 충분한 비아 채움 성질들을 가지는 BARC(bottom anti-reflective coating) 물질과 같은 유기 물질, 포토 레지스트 물질 또는 다른 적합한 유기 물질들로 형성될 수 있다. 일 실시예에서, 희생 물질(310)은 스핀온 폴리머 물질들(예, spin-on-glass (SOG) 물질)을 통하여 증착된, 폴리머 유기 BARC들일 수 있다. 폴리머 유기 BARC들은 일반적으로 좋은 갭 채움(gap-fill)과 평탄화 특성들을 가진다. 다른 실시예에서, 희생 물질(310)은 무기 BARC 물질과 같은 무기 물질로 형성될 수 있다. 종래 기술에 의하여 알 수 있는 바와 같이, 유기, 무기와 같은 희생 물질의 타입은 ILD 층(300)을 형성하는 물질과 ILD 층(300), 희생 물질(310), 스트레스 라이너 층들(140, 160) 등 간에서 원하는 식각 선택성에 의존하여 달라질 수 있다.
도 3c를 참조하면, 희생 물질(310)의 증착 후에, 희생 물질(310)을 식각하는 에치백 공정(320)이 수행된다. 에치백 공정(320)은 넌오버랩 영역들에서 희생 물질(311)이 부분적으로 채워진 파셜 비아 홀들(301~303)을 남기는 반면, 오버랩 영역 (105)에서는 희생 물질이 완전히 제거된 비아 홀(304)을 남긴다. 도 3c에 나타난 것처럼, 식각 공정(320)은 오버랩 영역 (105)에서 스트레스 라이너(160)를 노출시키기 위하여, 파셜 비아 홀들(301~304)에서 깊이 d까지 희생 물질(310)을 식각한다.
에치백 공정은 종래 기술들에 의하여 수행될 수 있다. ILD 층(300)(그 위에 형성된 실리콘 질화물 마스크 층을 가질 수 있다.)의 표면을 식각 종점 검출(end point detection)로 하여 희생층(310)(예, BARC)을 식각/제거하고, 이것에 이어, 적시의(timed) 과다 식각(예, RIE)을 수행하여, 오버랩 영역들에서의 비아 홀(304)의 깊이 d까지, 파셜 비아 홀들(301~304)에서 희생 물질을 식각할 수 있다. 예를 들면, 알려진 수치의 식각 속도와 깊이 d에 바탕을 둔 과다 식각 공정을 수행한다. 이 식각 공정(320)으로서는 이방성의 RIE 공정이 수행될 수 있는데, 여기서 식각액은 ILD 물질(300)과 스트레스 라이너들(140, 160)(예, 실리콘 질화물)에 대하여, 희생 물질(310)을 선택적으로 충분히 식각할 수 있는 식각액을 사용할 수 있다. 예를 들면, 유기 BARC는 산소 계열(oxygen-based) 또는 탄화불소 계열(fluorocarbon based)의 플라즈마 가스들에서 식각될 수 있다. 종래의 아싱 공정은 유기 BARC 채움 물질의 에치백을 하기 위하여 사용될 수 있다.
도 3c의 에치백 공정에 이어, 하나 이상의 식각 공정들(330)을 수행하여, 오 버랩 영역(105)의 비아 홀(304)의 바닥에서, 스트레스 라이너(160)와 얇은 라이너 층(150)의 노출된 일부들을, 아래의 스트레스 라이너 층(140)까지 식각할 수 있다. 도 3d의 식각 공정(320) 동안, 넌오버랩 영역들의 파셜 비아 홀들(301~303)의 바닥에 남아 있는 희생 물질(311)은 스트레스 라이너들(140, 160)이 식각되지 않도록 보호한다.
본 발명의 일 실시예에서 산화물(예, LTO)로 된 얇은 라이너 층(150)이 존재한다. 이 실시예에서, RIE 공정이 수행될 수 있는데, 식각액은 희생 물질(311)과 얇은 층(150)에 대하여 스트레스 라이너 층(160)의 질화물을 선택적으로 식각할 수 있는 식각액을 사용할 수 있다. 여기서, 얇은 라이너 층(150)은 식각 종점으로 사용된다. 그러면, RIE에 의하여 얇은 라이너 층(150)은 아래의 스트레스 라이너 층(140)까지 선택적으로 식각될 수 있다. 얇은 층(150)이 사용되지 않는 본 발명의 다른 실시예에서, 비아 홀(304)의 바닥에서 노출된 스트레스 라이너 층(160)의 일부는 적절한(timed) 식각(그리고 알려진 식각 속도)을 사용하여 아래의 스트레스 라이너 층(140)까지 선택적으로 식각될 수 있다.
도 3d의 결과적인 구조에서, 오버랩 영역(105)의 비아 홀(304)은 아래의 스트레스 라이너 층(140)의 표면이나 그 바로 밑까지, 더 우묵히 들어갈 수 있다. 바로 다음 단계에서, 파셜 비아 홀들(310~304) 각각의 바닥들은 오버랩 영역들과 넌오버랩 영역들에서, 각각의 목표 실리사이드 콘택트 층들 (13, 13' 17)으로부터 같은 거리를 두고 실질적으로 배치된다.
도 3e를 참조하면, 식각 공정(340)을 수행하여, 스트레스 라이너 층들(140, 160)이 넌오버랩 영역들의 파셜 비아 홀들(301, 302, 303)의 바닥들에 남아있는 희생 물질(311)의 일부를 제거할 수 있다. 본 발명의 일 실시예에서 희생 물질(311)은 유기 BARC 또는 포토 레지스트 물질로 형성될 수 있다. 이 경우, 스트레스 라이너 층들(140, 160)의 물질에 대하여 희생 물질(311)을 선택적으로 제거할 수 있는, 산소 아싱 공정을 사용할 수 있다. 희생 물질(311)이 유기 물질로 형성되었다면, 식각액이 ILD 층(300)과 스트레스 라이너들(140, 160)의 물질들에 대하여 고선택성을 가지는 한, 습식 식각 공정이 사용될 수 있다. 희생 물질이 유기인가, 무기인가는 ILD 층(300)을 형성하는 물질과 주어진 식각액에 대한 ILD 층(300), 희생 물질(310), 스트레스 라이너 층들(140, 160) 등 간에 원하는 식각 선택성에 의존하여 달라진다.
도 3f를 참조하면, 희생 물질(311)을 제거하고 난 후, 식각 공정(350)을 수행하여서, 넌오버랩 영역들과 오버랩 영역들의 파셜 비아 홀들(301~304)의 바닥에 노출된 스트레스 라이너들(140, 160)의 일부들을 식각할 수 있다. 이로써, 결국 DSL 구조의 오버랩 영역들과 넌오버랩 영역들을 관통하여 완전히 연장되어, 각각의 실리사이드 콘택트 창들을 노출시키는 비아 홀 개구들(301'~304')이 만들어진다.
본 발명의 일 실시예에서, 스트레스 라이너 층들(140, 160)을 형성하는 물질들(예, 실리콘 질화물)을 선택적으로 식각하는 적절한 식각액을 가지는 이방성의 RIE이 사용될 수 있다. 식각 공정(350)은 오버랩 영역들과 넌오버랩 영역들 모두에서 동시에 수행될 수 있다. 왜냐하면, 식각 공정에 앞서, 파셜 비아 홀들(310~304) 각각의 바닥들이 오버랩 영역들과 넌오버랩 영역들에서 각각의 목표 실리사이드 콘 택트 층들(13, 13' 17)으로부터 같은 거리를 두고 실질적으로 배치되었기 때문이다. 따라서 노출된 실리사이드 콘택트 층들의 원치 않는 과다 식각 없이 식각 공정이 끝날 수 있다. 곧 비아 콘택트 홀들(301'~304')의 하부에서 노출된 실리사이드 층들(13, 13', 17)의 표면에서, 또는 약간 밑에서 식각 공정이 끝날 수 있다.
도면으로 나타내지는 않았지만, 도 3f 이후의 다음 공정들에서, 비아 홀들(301'~304')은 어떤 적합한 BEOL(Back End Of the Line) 배선 공정을 사용하여, 금속성의 물질들로 채워질 수 있다. 이를테면, 비아 홀들(301' ~ 304')을 텅스텐(W)과 같은 금속성의 물질로 채워서, ILD 층(300) 내 콘택트 플러그들을 형성할 수 있다. ILD 층(300) 내 콘택트 플러그들은 FEOL(Front End Of Line) 실리사이드 콘택트들과 제1 금속 배선 공정 단계의 금속 선이나 패드들 사이에서, 전기적인 콘택트들로서 역할을 한다. 이 기술 분야에 알려진 바대로, 텅스텐(W)를 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정을 이용하여 증착하면, 비아 홀들을 고 종횡비로 균일하게 채울 수 있다. 또한, 금속성 물질의 채우기 전에, 하나 이상의 얇은 배리어/씨앗(barrier/seed) 층들(예, 티타늄(Ti) 또는 티타늄 질화물 (TiN))을 증착하여, 비아 개구들(301'~304')의 내부 표면들을 채울 수 있다.
싱글 다마신(single damascene)이나 듀얼 다마신(dual damascene) 방법들 같은 다른 BEOL 배선 공정들이 백 엔드 금속 배선을 하기 위해 사용될 수 있고, 이 방법들은 도 3f에서 나타낸 것과 같은 중간 공정 단계로부터 시작하여 연결될 수 있다. 예를 들면, 도 3a 내지 3f를 참조하여 설명된 공정들은 비아 퍼스트 듀얼 다마신 BEOL 공정("via-first" dual damascene BEOL process)이라고 알려진 공정의 초기 단계들로서 포함될 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 종래의 기술에 의한 듀얼 스트레스 라이너 CMOS 소자의 단면도이다.
도 2는 도 1에서 나타낸 것과 같은 듀얼 스트레스 라이너 CMOS 소자의 오버랩 영역들과 넌오버랩 영역들에서, 콘택트 홀들을 식각하는 종래의 방법과 관련된 결함 메커니즘들을 도식적으로 나타낸다.
도 3a 내지 3f는 본 발명의 일 실시예에 따른 오버랩된 스트레스 라이너들을 가진 듀얼 스트레스 라이너 CMOS 소자들에서, 비아 콘택트들을 형성하는 방법을 도식적으로 나타낸다.
(도면의 주요부분에 대한 부호의 설명)
13, 13', 17: 실리사이트 콘택트
101: 기판 102: 제1 소자 영역
103: 제2 소자 영역 105: 오버랩 영역
140: 제1 스트레스 라이너 층 150: 얇은 절연층
160: 제2 스트레스 라이너 층 300: ILD 층
301 ~ 304: 콘택트 홀 310: 희생 물질층

Claims (20)

  1. 제1 및 제2 소자 영역들을 가진 반도체 기판의 활성 표면 상에 DSL(Dual Stress Liner: 이하 DSL) 구조를 형성하되, 상기 DSL 구조는 상기 제1 및 제2 소자 영역들 상에 각각 형성된 제1 및 제2 스트레스 라이너 층들을 포함하고, 상기 제2 스트레스 라이너 층의 일부가 상기 제1 및 제2 스트레스 라이너 층들 사이의 경계에서 상기 제1 스트레스 라이너 층의 일부를 오버랩하는 오버랩 영역(overlapped region)과, 상기 제1 및 제2 스트레스 라이너 층들이 서로 오버랩되지 않은 넌오버랩 영역(non-overlapped region)을 포함하고;
    상기 DSL 구조 상에 절연층을 형성하고;
    상기 절연층 내에서 파셜(partial) 비아홀 패턴을 DSL 구조까지 형성하되, 상기 파셜 비아홀 패턴은 상기 DSL 구조의 넌오버랩 영역에서 상기 제1 또는 제2 스트레스 라이너까지 연장된 파셜 비아홀과, 상기 DSL 구조의 오버랩 영역에서 상기 제2 스트레스 라이너까지 연장된 파셜 비아홀을 포함하고;
    상기 DSL 구조의 오버랩 영역에서 파셜 비아 홀들을 통해 노출된 상기 제2 스트레스 라이너 층의 일부를 선택적으로 식각하여, 상기 오버랩 영역의 비아 홀들을 아래의 제1 스트레스 라이너까지 연장하고;
    상기 DSL 구조의 오버랩 영역들과 넌오버랩 영역들에서의 파셜 비아 홀들을 통해 노출된 상기 제1 및 제2 스트레스 라이너 층들의 일부들을 동시에 식각하여서, 아래의 비아 콘택 영역들까지 연장된 비아 콘택트 홀들을 형성하는 것을 포함하되,
    상기 DSL 구조의 오버랩 영역에서 파셜 비아 홀들을 통해 노출된 상기 제2 스트레스 라이너 층의 일부를 선택적으로 식각하는 것은:
    희생 물질을 증착하여, 상기 넌오버랩 영역의 파셜 비아홀들의 바닥에 노출된 상기 제1 또는 제2 스트레스 라이너 층들의 일부들을 덮고,
    상기 DSL 구조의 오버랩 영역의 파셜 비아 홀들을 통해 노출된 상기 제2 스트레스 라이너 층의 일부들을 이방성으로 식각하되, 상기 넌오버랩 영역의 파셜 비아 홀들의 상기 희생 물질에 대하여, 상기 오버랩 영역의 파셜 비아 홀들의 바닥에서 노출된 상기 제2 스트레스 라이너 층의 일부들을 선택적으로 식각하는 식각액을 사용하는 것을 포함하는 반도체 소자 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    희생 물질을 증착하여, 상기 DSL 구조의 넌오버랩 영역의 파셜 비아홀들의 바닥에 노출된 상기 제1 또는 제2 스트레스 라이너 층들의 일부들을 덮는 것은:
    상기 절연층 상에 상기 희생 물질 층을 증착하여, 상기 오버랩 영역들 및 상기 넌오버랩 영역들의 파셜 비아홀들을 희생 물질로 채우고,
    상기 DSL 구조의 오버랩 영역의 파셜 비아 홀들 내에서 희생 물질을 제거하기에 충분한 깊이까지 희생 물질 층을 에치백하는 것을 포함하는 반도체 소자 제조 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 DSL 구조의 오버랩 영역은 상기 제1 및 제2 소자 영역들 사이의 소자 분리 영역 상에 배치된 반도체 소자 제조 방법.
  9. 삭제
  10. 제1항에 있어서,
    상기 DSL 구조의 넌오버랩 영역의 절연층의 파셜 비아 홀들은 상기 DSL 구조 아래의 실리사이드 비아 콘택 영역들 또는 상기 제1 및 제2 소자 영역들 위에 형성된 상기 제1 및 제2 스트레스 라이너 층들 아래의 트랜지스터 소자들의 폴리 실리콘 게이트 전극들에 정렬된 반도체 소자 제조 방법.
  11. 제1 및 제2 소자 영역들을 가진 반도체 기판의 활성 표면 상에 DSL 구조를 형성하되, 상기 DSL 구조는 상기 제1 및 제2 소자 영역들 상에 각각 형성된 제1 및 제2 스트레스 라이너 층들을 포함하고, 상기 제2 스트레스 라이너 층의 일부가 상기 제1 및 제2 스트레스 라이너 층들 사이의 경계에서 상기 제1 스트레스 라이너 층의 일부를 오버랩하는 오버랩 영역과, 상기 제1 및 제2 스트레스 라이너 층들이 서로 오버랩되지 않은 넌오버랩 영역을 포함하고;
    상기 DSL 구조 상에 절연층을 형성하고;
    상기 DSL 구조 상에 층간 절연(InterLevel Dielectric: 이하 ILD)층을 형성하고;
    상기 DSL 구조 아래의 비아 콘택 영역들에 정렬된 상기 DSL 구조의 넌오버랩 영역들과 오버랩 영역들에서, 파셜 비아홀들을 ILD 층을 관통하여 아래의 DSL 구조에까지 동시에 식각하되, ILD 층을 관통하여 파셜 비아홀들을 식각하는 것은 상기 DSL 구조의 넌오버랩 영역에서는 상기 제1 또는 제2 스트레스 라이너 층을 종점으로 하고, 상기 DSL 구조의 오버랩 영역에서는 상기 제2 스트레스 라이너 층을 종점\으로 하고;
    상기 DSL 구조의 오버랩 영역의 파셜 비아 홀들을 통해 노출된 상기 제2 스트레스 라이너 층의 일부들을 선택적으로 식각하여, 상기 오버랩 영역의 파셜 비아 홀들을 제2 스트레스 라이너 층을 관통하여 아래의 제1 스트레스 라이너까지 연장하고;
    상기 DSL 구조의 오버랩 영역들과 넌오버랩 영역들에서의 파셜 비아 홀들을 통해 노출된 상기 제1 및 제2 스트레스 라이너 층들의 일부들을 동시에 식각하여서, 상기 DSL 구조 아래의 비아 콘택 영역들까지 연장된 비아 콘택트 홀들을 형성하는 것을 포함하되,
    상기 DSL 구조의 오버랩 영역의 파셜 비아 홀들을 통해 노출된 상기 제2 스트레스 라이너 층의 일부들을 선택적으로 식각하는 것은:
    희생 물질을 증착하여, 상기 DSL 구조의 넌오버랩 영역의 파셜 비아 홀들의 바닥에서 노출된 상기 제1 또는 제2 스트레스 라이너 층들의 일부들을 덮고;
    상기 DSL 구조의 오버랩 영역의 파셜 비아 홀들을 통해 노출된 상기 제2 스트레스 라이너 층의 일부들을 이방성으로 식각하되, 상기 넌오버랩 영역의 파셜 비아 홀들의 상기 희생 물질에 대하여, 상기 오버랩 영역의 파셜 비아 홀들의 바닥에서 노출된 상기 제2 스트레스 라이너 층의 일부들을 선택적으로 식각하는 식각액을 사용하는 것을 포함하는 반도체 소자 제조 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제11항에 있어서,
    희생 물질을 증착하여, 상기 DSL 구조의 넌오버랩 영역의 파셜 비아 홀들의 바닥에서 노출된 상기 제1 또는 제2 스트레스 라이너 층들의 일부들을 덮는 것은:
    ILD 층 상에 희생 물질 층을 증착하여, 상기 DSL 구조의 오버랩 영역들과 넌오버랩 영역들의 파셜 비아 홀들을 희생 물질로 채우고;
    상기 DSL 구조의 오버랩 영역의 파셜 비아 홀들 내로 희생 물질을 제거하기에 충분한 깊이까지 희생 물질 층을 에치백하는 것을 포함하는 반도체 소자 제조 방법.
  17. 삭제
  18. 제11항에 있어서,
    상기 DSL 구조의 오버랩 영역은 상기 제1 및 제2 소자 영역들 사이의 소자 분리(isolation) 지역 상에 배치된 반도체 소자 제조 방법.
  19. 삭제
  20. 제11항에 있어서,
    상기 DSL 구조의 넌오버랩 영역의 ILD 층의 파셜 비아 홀들은 상기 DSL 구조 아래의 실리사이드 비아 콘택 영역들 또는 하나 이상의 트랜지스터 소자들의 폴리 실리콘 게이트 전극들에 정렬된 반도체 소자 제조 방법.
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