KR20120136672A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 게이트 절연층 및 게이트 전극을 포함하는 게이트 구조물, 소스 영역, 및 드레인 영역이 형성된 기판을 제공하는 단계; 기판의 상면에 제1 스트레스막을 형성하는 단계; 제1 스트레스막을 제거하는 단계; 및 기판의 상면에 제2 스트레스막을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 고집적화가 가능한 반도체 소자의 제조 방법에 관한 것이다.
산업이 발달하고 멀티 미디어가 발달함에 따라서, 컴퓨터나 모바일 장비 등에 사용되는 반도체 소자는 고집적 및 고성능화되고 있다. 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 따라서, 게이트 전극 및 소스/드레인 영역의 저항을 낮추고 채널 영역의 전하 이동도를 높여서 반도체 소자의 특성을 향상시키기 위한 제조 방법이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 고집적화가 가능하며 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 게이트 절연층 및 게이트 전극을 포함하는 게이트 구조물, 소스 영역, 및 드레인 영역이 형성된 기판을 제공하는 단계; 상기 기판의 상면에 제1 스트레스막을 형성하는 단계; 상기 제1 스트레스막을 제거하는 단계; 및 상기 기판의 상면에 제2 스트레스막을 형성하는 단계를 포함한다.
본 발명의 일부 실시예들에서, 상기 제1 스트레스막 및 상기 제2 스트레스막은, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역에 응력이 가해지도록, 상기 제1 스트레스막 및 상기 제2 스트레스막 모두 압축 또는 신장 응력을 가질 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 스트레스막을 형성하는 단계 전에, 상기 제1 스트레스막을 형성하는 단계 및 상기 제1 스트레스막을 제거하는 단계가 복수 회 반복될 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 스트레스막을 제거하는 단계에서, 상기 제1 스트레스막이 소정 두께로 잔존하도록 일부만 제거될 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 스트레스막을 형성하는 단계 및 상기 제2 스트레스막을 형성하는 단계 전에, 상기 제1 스트레스막 및 상기 제2 스트레스막 각각과 식각 선택성을 갖는 물질을 포함하는 버퍼층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 스트레스막 및 상기 제2 스트레스막은 실리콘 질화물을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 스트레스막을 형성하는 단계 및 상기 제2 스트레스막을 형성하는 단계는, 상기 실리콘 질화물을 증착하는 단계; 및 상기 실리콘 질화물에 자외선을 조사하는 단계를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 스트레스막을 형성하는 단계 및 상기 제2 스트레스막을 형성하는 단계는, 상기 실리콘 질화물을 증착하는 중에, 증착되는 상기 실리콘 질화물에 예컨대, 아르곤(Ar) 가스 등에 의한 이온 타격(ion bombardment)을 가할 수 있다.
본 발명의 일부 실시예들에서, 상기 게이트 절연층은 고유전율(high-k) 물질로 이루어지고, 상기 게이트 전극은 금속을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 스트레스막을 형성하는 단계 전에, 상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역의 상단 부분에 금속 실리사이드층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 금속 실리사이드층을 형성하는 단계는, 상기 게이트 구조물, 상기 소스 영역 및 상기 드레인 영역 상에 금속층을 증착하는 단계; 상기 금속층을 열처리하여 상기 게이트 구조물, 및 상기 소스 영역 및 상기 드레인 영역 상에 선택적으로 상기 금속 실리사이드층을 형성하는 단계; 및 상기 금속 실리사이드층이 형성되지 않고 잔류하는 상기 금속층을 제거하는 단계를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 기판의 상면에 층간 절연층을 형성하는 단계; 및 상기 제2 스트레스막을 식각 정지막으로 하여, 상기 소스 영역 및 상기 드레인 영역에 연결되는 콘택 플러그를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 소스 영역 및 상기 드레인 영역 사이의 채널 영역이 받는 응력이 인장 응력인 경우, 상기 인장 응력은 1.5 GPa 이상일 수 있다.
본 발명의 다른 형태에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 게이트 전극, 소스 영역, 및 드레인 영역이 형성된 기판을 제공하는 단계; 상기 소스 영역 및 상기 드레인 영역에 연결되는 콘택 플러그를 형성하기 위한 식각 정지막을 상기 기판의 상면에 형성하는 단계; 상기 식각 정지막을 적어도 일부 제거하는 단계; 및 상기 기판의 상면에 추가 식각 정지막을 형성하는 단계를 포함한다.
본 발명의 일부 실시예들에서, 상기 식각 정지막 및 상기 추가 식각 정지막은 내부에 응력을 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법에 따르면,　채널 영역에 응력을 가하기 위한 스트레스막을 복수 회 형성함으로써, 채널 영역에 상대적으로 큰 응력을 가할 수 있게 된다. 또한, 큰 응력을 한번에 가하여 발생하는 하부 막질의 손상을 방지할 수 있다. 이에 의해, 전류 특성과 같은 반도체 소자의 성능이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 도 1의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 도 1의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 도 4의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 7a 내지 도 7k는 본 발명의 일 실시예에 따른 도 6의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 소자의 특성을 나타내는 그래프들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 소자(1000a)는 기판(100) 상의 게이트 구조물(110), 제2 스트레스막(140), 및 게이트 구조물(110) 양측의 소스 영역과 드레인 영역(105)(이하, 소스/드레인 영역이라 함)에 배치된 콘택 플러그들(170)을 포함할 수 있다. 반도체 소자(1000a)는 로직(logic) 소자 또는 메모리 소자를 구성할 수 있다.
기판(100)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 기판(100)은 예를 들어, 실리콘 단결정 기판일 수 있으며, 에피택셜층으로 제공될 수도 있다. 기판(100)은 불순물이 주입되어 형성되는 웰 영역(미도시)을 포함할 수 있다.
기판(100)은 게이트 구조물(110)의 양 측에 위치하는 소스/드레인 영역(105)을 포함할 수 있다. 소스/드레인 영역(105)은 활성 영역 내에 소정 깊이로 형성될 수 있으며, 불순물을 포함하는 불순물 영역일 수 있다. 상기 불순물은 예컨대 n-형 불순물인 인(P), 비소(As) 또는 안티몬(Sb)일 수 있다. 또한, 상기 불순물은 예컨대 p-형 불순물인 보론(B), 알루미늄(Al) 또는 갈륨(Ga)일 수 있다. 소스/드레인 영역(105)의 상부에는 금속 실리사이드 영역(107)이 형성될 수 있다.
게이트 구조물(100)은 게이트 절연층(112), 게이트 전극(115), 게이트 실리사이드층(116) 및 스페이서(118)를 포함할 수 있다. 게이트 절연층(112)은 예를 들어, 고유전율(high-k) 물질을 포함할 수 있다. 게이트 전극(115)은 예를 들어 금속 및/또는 폴리 실리콘을 포함할 수 있다. 게이트 전극(115)의 상부에는 금속 실리사이드층(116)이 형성될 수 있다. 게이트 절연층(112) 및 게이트 전극(115)의 측벽에는 스페이서(118)가 배치될 수 있다. 스페이서(118)는 예컨대 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있으며, 실리콘 질화물 또는 실리콘 산화물의 다중층으로 형성될 수도 있다.
제2 스트레스막(140)이 게이트 구조물(110) 및 소스/드레인 영역(105)의 금속 실리사이드 영역(107) 상부를 덮도록 형성될 수 있다. 제2 스트레스막(140)은 예컨대 실리콘 질화물을 포함할 수 있다. 또는, 제2 스트레스막(140)은 SiCN, Si3N4, SiON, 또는 SiBN 중 어느 하나를 포함할 수 있다. 제2 스트레스막(140)은 약 200 Å 내지 700 Å의 범위의 두께를 가질 수 있다.
제2 스트레스막(140) 아래에서 도 2a 내지 도 2g를 참조하여 설명하는 것과 같이, 제1 스트레스막(130)(도 2d 참조)과 함께 소스 영역과 드레인 영역(105)의 사이의 기판(100) 내에 형성되는 채널 영역에 응력을 가하기 위해 형성될 수 있다. 상기 응력에 의해 상기 채널 영역의 에너지 밴드 구조가 변경되어 전하의 이동도가 증가할 수 있다. 일반적으로, 인장 응력(tensile stress)은 전자 이동도를 향상시키며, 압축 응력(compressive stress)은 정공 이동도를 향상시키는 것으로 알려져 있다. 따라서, 제2 스트레스막(140)은 그 내부에 응력을 포함할 수 있으며, 반도체 소자(1000a)에 따라, 상기 응력은 압축 응력 또는 인장 응력일 수 있다.
화살표로 나타낸 바와 같이, 제2 스트레스막(140)에 의해 게이트 구조물(110)은 y 방향을 따라 기판(100)을 향하는 응력을 받을 수 있으며, 이에 의해 상기 채널 영역은 x 방향을 따라 소스/드레인 영역(105) 양 방향으로 뻗어나가는 인장 응력을 받을 수 있다. 이 경우, 상기 채널 영역이 받는 응력은 1.5 GPa 이상일 수 있다. 선택적으로, 제2 스트레스막(140)에 의해 게이트 구조물(110)은 y 방향을 따라 기판(100)의 위를 향하는 응력을 받을 수도 있으며, 이에 의해 채널 영역은 x 방향을 따라 소스/드레인 영역(105) 양 방향으로부터 압축 응력을 받을 수 있다. 이 경우, 상기 채널 영역이 받는 응력은 3.2 GPa 이상일 수 있다.
콘택 플러그들(170)이 소스/드레인 영역(105) 상에 형성될 수 있다. 콘택 플러그들(170)은 반도체 소자(1000a)의 동작을 위해서 소스/드레인 영역(105)에 전압을 인가하기 위해 배치된다. 콘택 플러그들(170)은 층간 절연층(160)을 관통하여 금속 실리사이드 영역(107)으로 연결되며, 콘택 플러그들(170)의 상부는 배선 라인(미도시)과 연결될 수 있다. 도면에 도시되지 않은 영역 상에서, 게이트 구조물(110)도 플러그 형태의 별도의 도전체를 통해 배선 라인과 연결될 수 있다.
본 발명의 반도체 소자(1000a)에 따르면, 제2 스트레스막(140)을 형성함으로써 채널 영역에 응력을 가하여, 반도체 소자(1000a)의 전하 이동도를 향상시킬 수 있다. 따라서, 반도체 소자(1000a)의 드레인 전류가 증가될 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 도 1의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(100) 상에 게이트 구조물(110)이 형성될 수 있다. 게이트 구조물(110)은 게이트 절연층(112)을 형성하는 물질과 게이트 전극(115)을 형성하는 물질을 순차적으로 증착하고 패터닝하여 형성할 수 있다. 게이트 절연층(112)은 고유전율 유전물, 실리콘 산화물(SiO2), 또는 실리콘 산화물(SiO2)과 실리콘 질화물(SiN)의 복합층 등으로 이루어질 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화물보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미한다. 상기 고유전율 유전물층 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 어느 하나를 포함할 수 있다. 게이트 전극(115)은 폴리 실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr), 및 이들의 질화물 중 어느 하나 이상을 포함하는 단일층 또는 복합층일 수 있다. 예를 들어, 게이트 전극(115)은 금속 물질과 폴리 실리콘의 복합층으로 이루어질 수 있다.
다음으로, 스페이서(118)가 게이트 절연층(112) 및 게이트 전극(115)의 측벽에 형성될 수 있다. 스페이서(118)는 절연성 물질, 예컨대 실리콘 질화물을 포함할 수 있다. 스페이서(118)는 절연성 물질을 증착한 후, 게이트 구조물(110) 및 게이트 구조물(110) 측면의 기판(100)의 상부면이 노출되도록 에치백(etch-back) 공정을 수행함으로써 형성될 수 있다.
다음으로, 게이트 구조물(110)을 마스크로 사용하여 불순물을 주입함으로써 소스/드레인 영역(105)을 형성한다. 불순물 주입 공정은 이온들을 특정 각도로 주입함으로써 수행될 수 있다.
도 2b를 참조하면, 게이트 구조물(110) 및 소스/드레인 영역(105)의 전면에 금속층(120)이 형성될 수 있다. 금속층(120)은 티타늄(Ti), 코발트(Co), 백금(Pt) 또는 니켈(Ni) 중 어느 하나를 포함할 수 있다. 금속층(120)은 예컨대 100 Å 내지 400 Å의 범위의 두께를 가질 수 있다.
선택적으로, 금속층(120) 위에 캡핑막(미도시)을 형성할 수도 있다. 상기 캡핑막은 도 2c의 실리사이드화 반응 시 게이트 구조물(110)의 열적 안정성을 유지하고 금속층(120)의 산화를 방지할 수 있다.
도 2c를 참조하면, 열처리 공정을 수행하여, 게이트 전극(115) 및 소스/드레인 영역(105) 상부에 100 Å 내지 300 Å의 범위의 두께를 갖는 금속 실리사이드층(116) 및 금속 실리사이드 영역(107)을 형성한다. 금속 실리사이드층(116)은 결과적으로 게이트 전극(115)의 일부에 해당하나, 본 명세서에서는 별도로 지칭하며, 금속 실리사이드층(116)과 게이트 전극(115) 모두 게이트 구조물(110)에 포함된다. 금속 실리사이드층(116) 및 금속 실리사이드 영역(107)은 티타늄(Ti), 코발트(Co), 니켈(Ni), 백금(Pt) 및 탄탈륨(Ta)의 군에서 선택된 적어도 하나의 금속, 및 실리콘의 화합물을 포함할 수 있다. 변형된 실시예에서, 게이트 전극(115)이 폴리 실리콘을 포함하지 않는 경우, 게이트 전극(115) 상에는 금속 실리사이드층(116)이 형성되지 않을 수도 있다.
예를 들어, 도 2b의 금속층(120)이 티타늄(Ti) 또는 코발트(Co)인 경우, 350℃ 내지 600℃의 범위의 온도에서 일차적으로 열처리하고, 다시 500℃ 내지 900℃의 범위의 온도에서 2차적으로 열처리하여 안정한 상(phase)의 실리사이드를 형성할 수 있다. 한편, 금속층(120)이 니켈(Ni) 또는 니켈 합금인 경우, 350℃ 내지 650℃의 범위에서의 한 차례 열처리 공정만으로 안정한 상의 실리사이드막을 형성할 수 있다.
다음으로, 반응되지 않은 금속층(120), 예컨대 스페이서(118)의 표면 및 소자분리막(미도시) 상부의 금속층(120)을 식각 방법으로 제거한다. 이 경우, 상술한 티타늄(Ti) 또는 코발트(Co)의 2차 열처리는 상기 식각 단계 이후에 수행할 수 있다.
본 단계에서와 같이, 포토 리소그래피 공정 없이 형성되는 금속 실리사이드층(116) 및 금속 실리사이드 영역(107)은 자기정렬 구조를 갖는다는 점에서 자기정렬 실리사이드, 또는 샐리사이드(salicide)로 불릴 수도 있다. 금속 실리사이드층(116) 및 금속 실리사이드 영역(107)은 각각 게이트 전극 및 소스/드레인 영역의 저항을 감소시킬 수 있다.
도 2d를 참조하면, 게이트 구조물(110) 및 금속 실리사이드 영역(107)의 전면에 제1 스트레스막(130)이 형성될 수 있다. 제1 스트레스막(130)은 실리콘 질화막일 수 있다. 제1 스트레스막(130)은 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD), 급속 화학기상증착(Rapid Thermal CVD, RTCVD) 또는 저압 화학기상증착(Low Pressure CVD, LPCVD)과 같은 CVD를 이용하여 형성할 수 있다.
제1 스트레스막(130)은 제1 두께(T1)를 가지며, 제1 두께(T1)는 약 200 Å 내지 700 Å의 범위를 가질 수 있다. 제조하는 반도체 소자에 따라 제1 두께(T1)는 변화될 수 있으며, 하부에 인장 응력 또는 압축 응력을 충분히 전달할 수 있는 범위에서 결정될 수 있다. 제1 스트레스막(130)이 가지는 응력의 종류 및 크기는 형성 조건, 예를 들어 증착 막에 대한 이온 타격(ion bombardment), 증착 가스, 증착 압력 및 증착 온도에 따라 변화될 수 있다.
제1 스트레스막(130)이 실리콘 질화막인 경우, 실리콘 질화막의 질소(N)-수소(H) 결합과 실리콘(Si)-수소(H) 결합의 비율에 따라 제1 스트레스막(130)이 압축 응력을 주는지 인장 응력을 주는지 결정할 수 있다. 예를 들어, N-H 결합/Si-H 결합의 비율이 약 5 이하이면 인장 응력을 주게 되며, 그보다 크면 압축 응력을 가할 수 있다.
도 2e를 참조하면, 제1 스트레스막(130)이 제거될 수 있다. 제1 스트레스막(130)은 습식 또는 건식 식각 공정에 의해 제거될 수 있다. 본 실시예에서, 제1 스트레스막(130)는 전부 제거될 수 있다.
제1 스트레스막(130)이 제거되어도, 채널 영역에는 제1 스트레스막(130)에 의해 가해진 응력이 잔존될 수 있다. 본 실시예에 따르면, 제1 스트레스막(130)이 형성된 후, 열처리 공정 및 이에 의한 재결정화 과정 없이도 채널 영역에 응력이 기억될 수 있다.
도 2f를 참조하면, 게이트 구조물(110) 및 금속 실리사이드 영역(107)의 전면에 제2 스트레스막(140)이 형성될 수 있다. 제2 스트레스막(140)은 도 2g를 참조하여 설명하는 후속의 공정에서, 콘택 플러그들(170)을 형성하기 위한 식각 공정 시, 식각 정지막의 역할을 수행할 수 있다.
제2 스트레스막(140)은 실리콘 질화막일 수 있다. 제2 스트레스막(140)은 도 2d의 제1 스트레스막(130)과 동일한 종류의 응력을 가질 수 있다. 즉, 제1 스트레스막(130) 및 제2 스트레스막(140) 모두 채널 영역에 인장 응력을 가하거나, 제1 스트레스막(130) 및 제2 스트레스막(140) 모두 채널 영역에 압축 응력을 가할 수 있다.
제2 스트레스막(140)은 제2 두께(T2)를 가지며, 제2 두께(T2)는 도 2d의 제1 스트레스막(130)의 제1 두께(T1)와 동일할 수 있다. 제조하는 반도체 소자에 따라 제2 두께(T2)는 변화될 수 있다.
반도체 소자의 채널 영역은 제1 스트레스막(130)에 이어 제2 스트레스막(140)에 의해 두 번에 걸쳐 응력을 받게 된다. 또한, 제2 스트레스막(140)은 제거되지 않기 때문에 지속적으로 채널 영역에 응력을 가할 수 있다. 따라서, 상기 채널 영역은, 스트레스막의 형성 공정을 일 회 수행하는 경우에 비하여 높은 응력을 가질 수 있게 된다. 예를 들어, 상기 채널 영역은 1.5 GPa 이상의 응력을 받을 수 있다. 또한, 상기와 같은 높은 응력을 2 회에 걸쳐 받기 때문에, 하부 금속 실리사이드 영역(107)의 응집(agglomeration)과 같은 하부 막의 손상을 방지할 수 있다.
도 2g를 참조하면, 층간 절연층(160)이 기판(100)의 전면에 증착될 수 있다. 층간 절연층(160)은 게이트 구조물(110)의 상부에 소정 높이로 형성될 수 있다. 층간 절연층(160)은 실리콘 산화물을 포함할 수 있다.
다음으로, 소스/드레인 영역(105) 상의 제2 스트레스막(140) 및 층간 절연층(160)을 일부 식각하여 콘택 홀(H)을 형성한다. 상기 식각은 이방성 식각을 이용하여 수행될 수 있으며, 제2 스트레스막(140)이 식각 정지막으로 이용될 수 있다. 제2 스트레스막(140)이 실리콘 질화물로 이루어지고 층간 절연층(160)이 실리콘 산화물로 이루어지는 경우, 제2 스트레스막(140)은 층간 절연층(160)에 대하여 높은 식각 선택성을 가지기 때문이다. 따라서, 상기 식각은 제2 스트레스막(140)을 식각 정지막으로 이용하여 층간 절연층(160)을 식각한 후, 제2 스트레스막(140)을 식각하는 두 단계로 수행될 수 있다.
최종적으로, 콘택 홀(H) 내에 도전성 물질을 형성하여 콘택 플러그들(170)을 형성한다. 이에 의해 도 1의 반도체 소자(1000a)가 형성될 수 있다. 본 실시예에서, 스트레스막을 2회 형성한 것은 예시적인 것으로, 3회 이상의 복수 회 형성하는 경우도 본 발명의 범위에 포함된다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 도 1의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 먼저 도 2a 내지 도 2c를 참조하여 상술한 공정이 동일하게 수행될 수 있다. 다음으로, 게이트 구조물(110) 및 금속 실리사이드 영역(107)의 전면에 제1 스트레스막(130)이 형성될 수 있다. 제1 스트레스막(130)은 실리콘 질화물을 포함할 수 있다.
변형된 실시예에서, 제1 스트레스막(130)은 실리콘 산화막 상에 질소(N) 불순물을 주입하여 형성한 실리콘 질화막일 수 있다. 또 다른 변형된 실시예에서, 제1 스트레스막(130)은 실리콘 질화막 상에 아르곤(Ar) 또는 게르마늄(Ge)과 같은 불순물을 주입하여 형성할 수 있다. 상기 아르곤(Ar) 또는 게르마늄(Ge)과 같은 불순물은 압축 응력의 크기를 조절할 수 있다.
도 3b를 참조하면, 제1 스트레스막(130)이 일부분 제거될 수 있다. 제1 스트레스막(130)은 습식 또는 건식 식각 공정에 의해 제거될 수 있다. 본 실시예에서, 일부분이 제거 후 잔존하는 제1 스트레스막(130')을 다른 도면 부호로 나타내었다. 잔존하는 제1 스트레스막(130')의 두께는, 도 3c에서 제2 스트레스막(140)에 의한 응력이 채널 영역에 충분히 전달될 수 있도록 상대적으로 두껍지 않은 범위에서 결정될 수 있다.
도 3c를 참조하면, 제1 스트레스막(130') 상에 제2 스트레스막(140)이 형성될 수 있다. 제2 스트레스막(140)은 실리콘 질화막일 수 있다. 제2 스트레스막(140)은 CVD를 사용하여 형성된 실리콘 질화막일 수도 있다. 또는, 제2 스트레스막(140)은 제1 스트레스막(130)과 같이 실리콘 산화막 형성 후 질소를 주입하여 형성할 수 있다.
반도체 소자의 채널 영역은 제1 스트레스막(130)에 이어 제2 스트레스막(140)에 의해 두 번에 걸쳐 응력을 받게 된다. 따라서, 상기 채널 영역은, 스트레스막의 형성 공정을 일 회 수행하는 경우에 비하여 높은 응력을 가질 수 있게 된다. 예를 들어, 상기 채널 영역은 1.5 GPa 이상의 인장 응력 또는 3.2 GPa 이상의 압축 응력을 받을 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다. 이하에서, 도 1과 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 4를 참조하면, 본 발명에 따른 반도체 소자(1000b)는 기판(100) 상의 게이트 구조물(110), 버퍼(buffer)층(125), 제2 스트레스막(140), 및 게이트 구조물(110) 양측의 소스 영역/드레인 영역(105)에 배치된 콘택 플러그들(170)을 포함할 수 있다.
버퍼층(125)은 실리콘 산화막을 포함할 수 있으며, 50 Å 내지 100 Å의 비교적 얇은 두께로 형성할 수 있다. 버퍼층(125)은 도 5c를 참조하여 설명하는 후속의 공정에서, 제1 스트레스막(130)의 제거 시에, 식각 정지막으로 사용될 수 있다. 또는, 버퍼층(125)은 보호막의 역할을 수행할 수도 있다.
제2 스트레스막(140)이 게이트 구조물(110) 및 소스/드레인 영역(105)의 버퍼층(125) 상부를 덮도록 형성될 수 있다. 제2 스트레스막(140)은 예컨대 실리콘 질화물을 포함할 수 있다. 제2 스트레스막(140)은 약 200 Å 내지 700 Å의 범위의 두께를 가질 수 있다.
제2 스트레스막(140) 아래에서 도 5a 내지 도 5d를 참조하여 설명하는 것과 같이, 제1 스트레스막(130)(도 5b 참조)와 함께 소스/드레인 영역(105)의 사이의 기판(100) 내에 형성되는 채널 영역에 응력을 가하기 위해 형성될 수 있다. 상기 응력에 의해 상기 채널 영역의 에너지 밴드 구조가 변경되어 전하의 이동도가 증가할 수 있다. 따라서, 제2 스트레스막(140)은 그 내부에 응력을 포함할 수 있으며, 반도체 소자(1000a)에 따라, 상기 응력은 압축 응력 또는 인장 응력일 수 있다.
제2 스트레스막(140)에 의해 상기 채널 인장 응력을 받을 수 있다. 선택적으로, 제2 스트레스막(140)에 의해 상기 채널 영역은 압축 응력을 받을 수 있다.
본 발명의 반도체 소자(1000b)에 따르면, 제2 스트레스막(140)을 형성함으로써 채널 영역에 응력을 가하여, 반도체 소자(1000b)의 전하 이동도를 향상시킬 수 있다. 따라서, 드레인 전류 증가와 같이 반도체 소자(1000b)의 특성이 향상될 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따라 도 4의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 먼저 도 2a 내지 도 2c를 참조하여 상술한 공정이 동일하게 수행될 수 있다. 다음으로, 게이트 구조물(110) 및 금속 실리사이드 영역(107)의 전면에 버퍼층(125)이 형성될 수 있다. 버퍼층(125)은 CVD 또는 물리기상증착(Physical Vapor Deposition, PVD)에 의해 형성될 수 있다. 버퍼층(125)은 식각 정지막 및/또는 보호막으로 이용될 수 있다. 예를 들어, 버퍼층(125)이 식각 정지막으로 이용되는 경우, 도 5c에서 제1 스트레스막(130)을 제거할 때 스페이서(118)의 식각을 방지하고, 식각 종료 시점을 결정하는 것을 도울 수 있다. 또한, 버퍼층(125)이 보호막으로 이용되는 경우, 금속 실리사이드 영역(107) 및 금속 실리사이드층(116)을 공정 중의 손상으로부터 보호할 수 있다.
도 5b를 참조하면, 버퍼층(125) 상에 제1 스트레스막(130)이 형성될 수 있다. 제1 스트레스막(130)은 실리콘 질화막일 수 있다. 제1 스트레스막(130)은 CVD를 사용하여 200 Å 내지 700 Å의 범위의 두께로 형성될 수 있다.
도 5c를 참조하면, 제1 스트레스막(130)이 제거될 수 있다. 제1 스트레스막(130)은 습식 또는 건식 식각 공정에 의해 제거될 수 있다. 본 실시예에서, 제1 스트레스막(130)는 전부 제거될 수 있다. 제1 스트레스막(130)이 제거되어도, 채널 영역에는 제1 스트레스막(130)에 의해 가해진 응력이 잔존될 수 있다.
도 5d를 참조하면, 버퍼층(125) 상에 제2 스트레스막(140)이 형성될 수 있다. 제2 스트레스막(140)은 실리콘 질화막일 수 있다. 제2 스트레스막(140)은 CVD를 사용하여 형성할 수 있다. 제2 스트레스막(140)은 제1 스트레스막(130)과 동일하거나 유사한 두께로 형성될 수 있으며, 동일한 종류의 응력을 채널 영역에 가할 수 있다.
반도체 소자의 채널 영역은 제1 스트레스막(130)에 이어 제2 스트레스막(140)에 의해 두 번에 걸쳐 응력을 받게 된다. 따라서, 상기 채널 영역은, 스트레스막의 형성 공정을 일 회 수행하는 경우에 비하여 높은 응력을 가질 수 있게 된다. 또한, 상기와 같은 높은 응력을 두 번에 걸쳐 받기 때문에, 하부 금속 실리사이드 영역(107)의 응집과 같은 하부 막의 손상을 방지할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 6을 참조하면, 본 발명에 따른 반도체 소자(2000)는 n채널 MOSFET이 형성되는 NMOS 영역 및 p채널 MOSFET이 형성되는 PMOS 영역을 포함할 수 있다. 기판(200)은 소자분리막(202) 및 소자분리막(202)에 의해 정의되는 활성 영역을 포함한다. 또한, 반도체 소자(2000)는 기판(200)의 NMOS 영역 및 PMOS 영역에 각각 위치하는 게이트 구조물(210), 제2 스트레스막(240a) 또는 제4 스트레스 막(240b), 및 게이트 구조물(210) 양측의 소스/드레인 영역(205)에 배치된 콘택 플러그들(270)을 포함할 수 있다. 반도체 소자(2000)는 로직 소자 또는 메모리 소자의 회로부를 구성할 수 있다.
기판(200)은 예를 들어, 실리콘 단결정 기판일 수 있으며, 에피택셜층으로 제공될 수도 있다. 기판(200)은 불순물이 주입되어 형성되는 웰 영역(미도시)을 포함할 수 있다.
소자분리막(202)은 STI(Shallow Trench Isolation) 구조로, 기판(200) 내에 형성된 트랜치의 형태일 수 있다. 소자분리막(202)은 TOSZ(TOnen SilaZene), 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP)물, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron-Phosphorus Silicate Glass) 또는 USG(Undoped Silicate Glass) 등과 같은 산화물 중 적어도 하나를 포함할 수 있다.
기판(200)은 게이트 구조물(210)의 양 측에 위치하는 소스/드레인 영역(205)을 포함할 수 있다. 소스/드레인 영역(205)은 활성 영역 내에 소정 깊이로 형성될 수 있으며, 불순물을 포함하는 불순물 영역일 수 있다. NMOS 영역의 경우, 상기 불순물은 예컨대 n-형 불순물인 인(P), 비소(As) 또는 안티몬(Sb)일 수 있다. PMOS 영역의 경우, 상기 불순물은 예컨대 p-형 불순물인 보론(B), 알루미늄(Al) 또는 갈륨(Ga)일 수 있다. 소스/드레인 영역(205)의 상부에는 금속 실리사이드 영역(207)이 형성될 수 있다.
게이트 구조물(200)은 게이트 절연층(212), 게이트 전극(215), 게이트 실리사이드층(216) 및 스페이서(218)를 포함할 수 있다. 게이트 절연층(212)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 게이트 전극(215)은 예를 들어 폴리 실리콘을 포함할 수 있다. 게이트 전극(215)의 상부에는 금속 실리사이드층(216)이 형성될 수 있다. 게이트 절연층(212) 및 게이트 전극(215)의 측벽에는 스페이서(218)가 배치될 수 있다. 스페이서(218)는 예컨대 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있으며, 실리콘 질화물 또는 실리콘 산화물의 다중층으로 형성될 수 있다.
제2 스트레스막(240a) 또는 제4 스트레스 막(240b)이 게이트 구조물(210) 및 소스/드레인 영역(205)의 금속 실리사이드 영역(207) 상부를 덮도록 형성될 수 있다. 제2 스트레스막(240a) 또는 제4 스트레스 막(240b)은 예컨대 실리콘 질화물을 포함할 수 있다. 제2 스트레스막(240a) 또는 제4 스트레스 막(240b)은 약 200 Å 내지 700 Å의 범위의 두께를 가질 수 있다.
제2 스트레스막(240a) 및 제4 스트레스 막(240b)은 소스 영역과 드레인 영역(205)의 사이의 기판(200) 내에 형성되는 채널 영역에 응력을 가하기 위해 형성될 수 있다. 상기 응력에 의해 상기 채널 영역의 에너지 밴드 구조가 변경되어 전하의 이동도가 증가할 수 있다.
제2 스트레스막(240a) 또는 제4 스트레스 막(240b)은 각각 NMOS 영역 및 PMOS 영역에서 서로 다른 종류의 응력을 가하도록 형성될 수 있다. 예를 들어, NMOS 영역에서는 인장 응력을 가하도록 형성되고, PMOS 영역에서는 압축 응력을 가하도록 형성될 수 있다.
콘택 플러그들(270)이 소스/드레인 영역(205) 상에 형성될 수 있다. 콘택 플러그들(270)은 반도체 소자(2000)의 동작을 위해서 소스/드레인 영역(205)에 전압을 인가하기 위해 배치된다.
본 발명의 반도체 소자(2000)에 따르면, 제2 스트레스막(240a) 또는 제4 스트레스 막(240b)을 형성함으로써 채널 영역에 응력을 가하여, 반도체 소자(2000)의 전하 이동도를 향상시킬 수 있다. 따라서, 반도체 소자(2000)의 드레인 전류가 증가될 수 있다.
도 7a 내지 도 7k는 본 발명의 일 실시예에 따라 도 6의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 먼저 기판(200) 내에 소자분리막(202)을 형성하는 공정이 수행될 수 있다. 기판(200)은 내부에 도시되지 않을 웰이 형성되어 있을 수 있다. 즉, NMOS 영역 내에 p형 불순물을 주입하여 P 웰을 형성하고, PMOS 영역 내에 n형 불순물을 주입하여 N 웰을 형성할 수 있다.
소자분리막(202)은 식각을 통해 소자분리용 트랜치를 형성하고 절연 물질을 증착함으로써 수행될 수 있다. 상기 절연 물질의 증착 후, 평탄화 공정 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여 매립된 소자분리막(202)이 형성된다.
다음으로 기판(200) 상에 게이트 구조물(210)이 형성될 수 있다. 게이트 구조물(210)은 게이트 절연층(212)을 형성하는 물질과 게이트 전극(215)을 형성하는 물질을 순차적으로 증착하고 패터닝하여 형성할 수 있다. 게이트 절연층(212)은 실리콘 산화물(SiO2), 고유전율(high-k) 유전물 또는 실리콘 산화물(SiO2)과 실리콘 질화물(SiN)의 복합층 등으로 이루어질 수 있다. 게이트 전극(215)은 폴리 실리콘 또는 예컨대 텅스텐(W)과 같은 금속을 포함할 수 있다.
다음으로, 스페이서(218)가 게이트 절연층(212) 및 게이트 전극(215)의 측벽에 형성될 수 있다. 스페이서(218)는 절연성 물질, 예컨대 실리콘 질화물을 포함할 수 있다. 또한, 스페이서(218)는 실리콘 산화물 및 실리콘 질화물의 다중층으로 형성될 수도 있다. 게이트 구조물(210)을 마스크로 사용하여 불순물을 주입함으로써 소스/드레인 영역(205)을 형성한다.
도 7b를 참조하면, 게이트 구조물(210) 및 소스/드레인 영역(205)의 전면에 금속층(220)이 형성될 수 있다. 금속층(220)은 티타늄(Ti), 코발트(Co), 백금(Pt) 또는 니켈(Ni) 중 어느 하나를 포함할 수 있다. 금속층(220)은 예컨대 100 Å 내지 400 Å의 범위의 두께를 가질 수 있다.
도 7c를 참조하면, 열처리 공정을 수행하여, 게이트 전극(215) 및 소스/드레인 영역(205) 상부에 100 Å 내지 300 Å의 범위의 두께를 갖는 금속 실리사이드층(216) 및 금속 실리사이드 영역(207)을 형성한다. 금속 실리사이드층(216)은 결과적으로 게이트 전극(215)의 일부에 해당하나, 본 명세서에서는 별도로 지칭하며, 금속 실리사이드층(216)과 게이트 전극(215) 모두 게이트 구조물(210)에 포함된다. 금속 실리사이드층(216) 및 금속 실리사이드 영역(207)은 티타늄(Ti), 코발트(Co), 니켈(Ni), 백금(Pt) 및 탄탈륨(Ta)의 군에서 선택된 어느 하나의 금속, 및 실리콘의 화합물을 포함할 수 있다.
본 발명의 변형된 실시예에서는, NMOS 영역과 PMOS 영역에서 금속 실리사이드의 두께가 일정하지 않게 형성되는 것을 방지하기 위하여, NMOS 영역과 PMOS 영역에 대해 별개의 공정에 의해 각각 실리사이드를 형성하는 듀얼(dual) 실리사이드 공정을 이용할 수도 있다.
도 7d를 참조하면, 반응되지 않은 금속층(220), 예컨대 스페이서(218)의 표면 및 소자분리막(202) 상부의 금속층(220)을 식각 방법으로 제거한다.
다음으로, PMOS 영역에는 버퍼층(225a)을 형성한다. 버퍼층(225a)은 도 7f를 참조하여 설명할 제1 스트레스막(230a)의 제거 시에 식각 정지막으로 이용하기 위함이다. 또한, 버퍼층(225a)은 도 7e을 참조하여 설명할 제1 스트레스막(230a) 형성 시에 PMOS 영역에 응력이 가해지지 않게 하기 위한 마스크의 역할을 수행할 수도 있다.
도 7e를 참조하면, 기판(200)의 전면에 제1 스트레스막(230a)이 형성될 수 있다. 제1 스트레스막(230a)은 실리콘 질화막일 수 있다. 제1 스트레스막(130a)은 200 Å 내지 700 Å의 범위의 두께로, PECVD에 의해 형성될 수 있다.
제1 스트레스막(230a)은 NMOS의 채널 영역에 인장 응력을 가하기 위한 막일 수 있다. 예를 들어, 채널 영역에 인장 응력을 증가시키기 위해, 실리콘 질화막의 제1 스트레스막(230a)의 형성 후 자외선 조사에 의해 질화막으로부터 수소를 제거할 수 있다. 이 경우, 금속 실리사이드층(216) 및 금속 실리사이드 영역(207)은 상기 실리콘 질화막 내의 수소 함유량 감소로 인하여 실리사이드 응집에 대한 감수성이 낮아지며, 그에 따라 소스/드레인 영역(205)으로부터의 불순물 외부 확산(out-diffusion)이 억제될 수 있다.
PMOS 영역에 형성된 금속층(220)에 의해 PMOS의 채널 영역에는 응력이 가해지지 않을 수 있다.
도 7f를 참조하면, 제1 스트레스막(230a)이 제거될 수 있다. 제1 스트레스막(230a)은 습식 또는 건식 식각 공정에 의해 제거될 수 있다. 본 실시예에서, 제1 스트레스막(230a)은 전부 제거될 수 있다. 버퍼층(225a)은 제1 스트레스막(230a)의 제거 시에 식각 정지막으로 이용될 수 있다.
제1 스트레스막(230a)이 제거되어도, 채널 영역에는 제1 스트레스막(230a)에 의해 가해진 응력은 NMOS의 채널 영역에 잔존할 수 있다. 본 실시예에서는 제1 스트레스막(230a)의 형성 후, 별도의 열처리 공정 및 이에 의한 재결정화 과정을 수행하지 않더라도 응력이 기억될 수 있다.
도 7g를 참조하면, 기판(200)의 전면에 제2 스트레스막(240a)이 형성될 수 있다. 제2 스트레스막(240a)은 실리콘 질화막일 수 있으며, 제1 스트레스막(230a)과 같이 CVD를 사용하여 형성할 수 있다. 제2 스트레스막(240a)은 도 7e의 제1 스트레스막(230a)과 종류 및 두께가 동일할 수 있다.
NMOS 채널 영역은 제1 스트레스막(230a)에 이어 제2 스트레스막(240a)에 의해 두 번에 걸쳐 응력을 받게 된다. 따라서, 상기 채널 영역은, 스트레스막의 형성 공정을 일 회 수행하는 경우에 비하여 높은 응력을 가질 수 있게 된다. 예를 들어, 제1 스트레스막(230a) 및 제2 스트레스막(240a) 각각에 의해 약 1 GPa의 응력이 가해진 경우, 상기 채널 영역은 최종적으로 1.5 GPa 이상의 응력을 받을 수 있다. 또한, 높은 응력을 한꺼번에 가하는 경우에 비하여, 응력에 의한 하부 금속 실리사이드 영역(207)의 응집을 방지할 수 있다.
다음으로, 도시되지 않은 마스크층을 형성하여, PMOS 영역에 남아있던 제2 스트레스막(240a) 및 버퍼층(225a)을 제거할 수 있다.
도 7h를 참조하면, 버퍼층(225b)이 NMOS 영역의 제2 스트레스막(240a) 상에 형성될 수 있다. 버퍼층(225b)의 형성은 선택적인 공정으로, 경우에 따라서 생략될 수 있다. 버퍼층(225b)은 도 7i를 참조하여 설명할 제3 스트레스막(230b)의 제거 시에 식각 정지막으로 이용하기 위해 형성될 수 있다.
다음으로, 기판(200)의 전면에 제3 스트레스막(230b)이 형성될 수 있다. 제3 스트레스막(230b)은 실리콘 질화막일 수 있다. 제3 스트레스막(230b)은 200 Å 내지 700 Å의 범위의 두께로, PECVD에 의해 형성될 수 있다.
제3 스트레스막(230b)은 PMOS의 채널 영역에 압축 응력을 가하기 위한 막일 수 있다. 예를 들어, 채널 영역에 압축 응력을 증가시키기 위해, 실리콘 질화막의 제3 스트레스막(230b)의 형성 시, 아르곤(Ar) 가스 및 수소(H2) 가스를 이용하여 이온 타격을 가할 수 있다. NMOS 영역에 형성된 버퍼층(225a)에 의해 NMOS의 채널 영역에는 응력이 가해지지 않을 수 있다.
도 7i를 참조하면, 제3 스트레스막(230b)이 제거될 수 있다. 제3 스트레스막(230b)은 습식 또는 건식 식각 공정에 의해 제거될 수 있다. 본 실시예에서, 제3 스트레스막(230b)은 전부 제거될 수 있다.
제3 스트레스막(230b)이 제거되어도, 채널 영역에는 제3 스트레스막(230b)에 의해 가해진 응력은 NMOS의 채널 영역에 기억될 수 있다.
도 7j를 참조하면, 기판(200)의 전면에 제4 스트레스막(240b)이 형성될 수 있다. 제4 스트레스막(240b)은 실리콘 질화막일 수 있으며, 제3 스트레스막(230b)과 같이 CVD를 사용하여 형성할 수 있다.
PMOS 채널 영역은 제3 스트레스막(230b)에 이어 제4 스트레스막(240b)에 의해 두 번에 걸쳐 응력을 받게 된다. 따라서, 상기 채널 영역은, 스트레스막의 형성 공정을 일 회 수행하는 경우에 비하여 높은 응력을 가질 수 있게 된다.
도 7k를 참조하면, 도시되지 않은 마스크층을 형성하여, PMOS 영역에 남아있던 제4 스트레스막(240b) 및 버퍼층(225a)을 제거할 수 있다. 이에 의해, 반도체 소자는, NMOS 영역에는 제2 스트레스막(240a)이 형성되고, PMOS 영역에는 제4 스트레스막(240b)이 형성된 구조를 갖게 된다.
다음으로, 도 6을 함께 참조하면, 층간 절연층(260)이 기판(200)의 전면에 증착될 수 있다. 층간 절연층(260)은 실리콘 산화물을 포함할 수 있다.
다음으로, 소스/드레인 영역(205) 상의 금속 실리사이드 영역(207) 및 층간 절연층(260)을 일부 식각하여 콘택 홀(미도시)을 형성한다. 상기 식각은 이방성 식각을 이용하여 수행될 수 있으며, 제2 스트레스막(240a) 및 제4 스트레스막(240b)이 NMOS 영역 및 PMOS 영역 각각에서 식각 정지막으로 이용될 수 있다.
최종적으로, 콘택 홀(미도시) 내에 도전성 물질을 형성하여 콘택 플러그들(170)을 형성한다. 이에 의해 도 6의 반도체 소자(2000)가 형성될 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 소자의 특성을 나타내는 그래프들이다.
도 8a를 참조하면, 본 발명에 따른 반도체 소자에서의 드레인의 온-전류(Ion)과 오프-전류(Ioff)의 관계가 도시된다. '참조'는 스트레스막을 1회 형성하여 응력을 가한 반도체 소자에 대한 전류값이다. 전류값들은 NMOS 반도체 소자에 대하여 약 1.1 GPa의 응력을 가지는 스트레스막을 2회 형성하여 측정하였다.
본 발명에 따라 스트레스막을 2회 형성한 경우, 동일한 오프-전류(Ioff)에 대하여 증가된 온-전류(Ion) 특성이 나타나는 것을 알 수 있다.
도 8b를 참조하면, 도 8a의 전류 특성을 비교한 수치가 도시된다. 본 발명에 따르면, 스트레스막을 1회 형성한 경우에 비하여, 반도체 소자의 성능 특히 드레인 전류 특성이 약 6 % 증가됨을 알 수 있다. 이러한 성능 향상은 반도체 소자의 채널 영역에 인가되는 총 응력이 증가하기 때문으로 해석할 수 있다. 또한, 2회에 나누어 응력을 인가함으로써 스트레스막 하부의 실리사이드층들이 손상되지 않아, 결과적으로 반도체 소자의 특성 향상에 기여하는 것으로도 해석할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 200: 기판 105, 205: 소스/드레인 영역
107, 207: 금속 실리사이드 영역 110, 210: 게이트 구조물
112, 212: 게이트 절연층 115, 215: 게이트 전극
116, 216: 금속 실리사이드층 118, 218: 스페이서
120, 220: 금속층 125, 225a, 225b: 버퍼층
130, 230a: 제1 스트레스막 140, 240a: 제2 스트레스막
160, 260: 층간 절연층 170, 270: 콘택 플러그
202: 소자분리막 230b: 제3 스트레스막
240b: 제4 스트레스막

Claims (10)

  1. 게이트 절연층 및 게이트 전극을 포함하는 게이트 구조물, 소스 영역, 및 드레인 영역이 형성된 기판을 제공하는 단계;
    상기 기판의 상면에 제1 스트레스막을 형성하는 단계;
    상기 제1 스트레스막을 제거하는 단계; 및
    상기 기판의 상면에 제2 스트레스막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 스트레스막 및 상기 제2 스트레스막은, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역에 응력이 가해지도록, 상기 제1 스트레스막 및 상기 제2 스트레스막 모두 압축 또는 신장 응력을 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 제2 스트레스막을 형성하는 단계 전에,
    상기 제1 스트레스막을 형성하는 단계 및 상기 제1 스트레스막을 제거하는 단계가 복수 회 반복되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 스트레스막을 제거하는 단계에서,
    상기 제1 스트레스막이 소정 두께로 잔존하도록 일부만 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 스트레스막을 형성하는 단계 및 상기 제2 스트레스막을 형성하는 단계 전에,
    상기 제1 스트레스막 및 상기 제2 스트레스막 각각과 식각 선택성을 갖는 물질을 포함하는 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 스트레스막 및 상기 제2 스트레스막은 실리콘 질화물을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 스트레스막을 형성하는 단계 및 상기 제2 스트레스막을 형성하는 단계는,
    상기 실리콘 질화물을 증착하는 단계; 및
    상기 실리콘 질화물에 자외선을 조사하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 게이트 절연층은 고유전율(high-k) 물질로 이루어지고, 상기 게이트 전극은 금속을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 스트레스막을 형성하는 단계 전에,
    상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역의 상단 부분에 금속 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1 항에 있어서,
    상기 기판의 상면에 층간 절연층을 형성하는 단계; 및
    상기 제2 스트레스막을 식각 정지막으로 하여, 상기 소스 영역 및 상기 드레인 영역에 연결되는 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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