TWI509702B

TWI509702B - 具有金屬閘極之電晶體及其製作方法

Info

Publication number: TWI509702B
Application number: TW099132179A
Authority: TW
Inventors: Yeng Peng Wang; Chun Hsien Lin; Chiu Hsien Yeh; Chin Cheng Chien; Chan Lon Yang
Original assignee: United Microelectronics Corp
Priority date: 2010-09-23
Filing date: 2010-09-23
Publication date: 2015-11-21
Also published as: TW201214575A

Description

具有金屬閘極之電晶體及其製作方法

本發明是關於一種製作電晶體的方法，尤指一種製作具有金屬閘極之電晶體的方法。

在半導體產業中，由於多晶矽材料具有抗熱性質，因此在製作典型金屬氧化物半導體(MOS)電晶體時通常會使用多晶矽材料來製作電晶體的閘極電極，使其源極與汲極區域得以在高溫下一起進行退火。其次，由於多晶矽能夠阻擋以離子佈植所摻雜之原子進入通道區域，因此在閘極圖案化之後能容易地再進行高溫形成自行對準的源極與汲極區域。

然而，多晶矽閘極仍有許多缺點。首先，與大多數金屬材料相比，多晶矽閘極是以高電阻值的半導體材料所形成。這造成多晶矽閘極是以比金屬導線為低的速率在操作。為了彌補高電阻與其相應之較低操作速率，多晶矽材料通常需要大量與昂貴的矽化金屬處理，使其操作速率可提升至可接受的範圍。

其次，多晶矽閘極容易產生空乏效應(depletion effect)。嚴格來說，目前多晶矽的摻雜濃度只能達到約2x20²⁰ /cm³ 到約3x10²⁰ /cm³ 的範圍。在閘極材料中的摻雜濃度需要至少達到5x10²¹ /cm³ 的條件下，由於摻雜濃度上的限制，當多晶矽閘極受到偏壓時，缺乏載子，使靠近多晶矽閘極與閘極介電層的介面上就容易產生空乏區。此空乏效應除了會使等效的閘極介電層厚度增加，又同時造成閘極電容值下降，進而導致元件驅動能力衰退等困境。

故目前便有新的閘極材料被研製生產，例如利用功能函數(work function)金屬來取代傳統的多晶矽閘極。目前製作金屬閘極的方法通常是先在一基底上形成NMOS電晶體與PMOS電晶體，且NMOS電晶體與PMOS電晶體各包含一由多晶矽材料所構成的虛置閘極。然後依序以乾蝕刻及濕蝕刻製程掏空其中一個電晶體例如NMOS電晶體或PMOS電晶體的虛置閘極或同時掏空NMOS及PMOS電晶體的虛置閘極，接著再填入金屬材料以形成金屬閘極。

然而，當分別進行虛置閘極的移除時易造成多晶矽流失(polysilicon loss)的問題。流失的多晶矽將於虛置閘極的頂部形成一凹槽，且此凹槽在金屬材料填入原虛置閘極所佔據的開口時會被同時填入金屬材料並堵住多晶矽閘極的頂部，使得被堵住的多晶矽在後續製程中無法被順利移除。因此，如何改良目前製程並解決上述問題即為現今一重要課題。

因此本發明之主要目的是提供一製作具有金屬閘極之電晶體的方法，以解決上述習知製程所遇到的問題。

本發明較佳實施例是揭露一種製作具有金屬閘極之電晶體的方法。首先提供一基底，該基底上定義有一第一電晶體區與一第二電晶體區，然後形成一第一金氧半導體電晶體於第一電晶體區以及一第二金氧半導體電晶體於第二電晶體區，其中第一金氧半導體電晶體具有一第一虛置閘極且第二金氧半導體電晶體具有一第二虛置閘極。接著形成一圖案化之硬遮罩於第二金氧半導體電晶體上，且該硬遮罩包含至少一種金屬原子，然後利用該圖案化之硬遮罩去除第一金氧半導體電晶體之第一虛置閘極。

本發明另一實施例是揭露一種製作具有金屬閘極之電晶體的方法。首先提供一基底，該基底上定義有一第一電晶體區與一第二電晶體區，然後形成一第一金氧半導體電晶體於第一電晶體區以及一第二金氧半導體電晶體於第二電晶體區，其中第一金氧半導體電晶體具有一第一虛置閘極且第二金氧半導體電晶體具有一第二虛置閘極。接著對第二金氧半導體之第二虛置閘極進行一表面處理，以使第二虛置閘極表面形成一硬遮罩，隨後利用該硬遮罩去除第一金氧半導體電晶體之第一虛置閘極。

請參照第1圖至第6圖，第1圖至第6圖為本發明較佳實施例製作一具有金屬閘極之電晶體示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator；SOI)基底等。然後在基底12上定義至少一NMOS電晶體區14以及一PMOS電晶體區16，並形成複數個隔離兩個電晶體區14、16的淺溝隔離(STI)結構18。

然後形成一由氧化物、氮化物等之介電材料所構成的閘極絕緣層(圖未示)在基底12表面，閘極絕緣層也可以是由襯氧化層與具有高介電常數之介電材料層所構成，高介電常數之介電材料例如是矽酸鉿氧化合物(HfSiO)、矽酸鉿氮氧化合物(HfSiON)、氧化鉿(HfO)、氧化鑭(LaO)、鋁酸鑭(LaAlO)、氧化鋯(ZrO)、矽酸鋯氧化合物(ZrSiO)或鋯酸鉿(HfZrO)等材料。接著在閘極絕緣層上依序形成一厚度介於數百埃(angstrom)至數千埃的虛置閘極(dummy gate)層，例如一矽層如非晶矽層、多晶矽層或摻雜矽層的單層矽層或上述者構成的組合矽層(圖未示)在閘極絕緣層上以及一選擇性的遮罩層(圖未示)在多晶矽層上。在本實施例中，遮罩層可由二氧化矽(SiO₂ )、氮化矽或氮氧化矽(SiON)等材料所構成，而多晶矽層可由不具有任何摻質(undoped)的多晶矽材料或由具有N+摻質的多晶矽材料所構成，此皆屬本發明所涵蓋的範圍。

接著形成一圖案化光阻層(圖未示)在遮罩層上，並利用圖案化光阻層當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分的遮罩層、多晶矽層及閘極絕緣層，並剝除此圖案化光阻層，以於NMOS電晶體區14以及PMOS電晶體16區各形成一由圖案化閘極絕緣層20、圖案化多晶矽層22及圖案化遮罩層24所構成的虛置閘極，例如本實施例中的矽閘極26。

然後如第2圖所示，先在NMOS電晶體區14及PMOS電晶體區16各進行一淺摻雜製程，以形成所需的輕摻雜汲極。例如，可先覆蓋一圖案化光阻層(圖未示)在NMOS電晶體區14以外的區域，然後利用該圖案化光阻層當作遮罩進行一離子佈植，將N型摻質植入NMOS電晶體區14之矽閘極26兩側的基底12中，以於NMOS電晶體區14形成一輕摻雜汲極28。接著去除上述的圖案化光阻層，再覆蓋另一圖案化光阻層在PMOS電晶體區16以外的區域，並利用該圖案化光阻層當作遮罩進行另一離子佈植，將P型摻質植入PMOS電晶體區16之矽閘極26兩側的基底12中，以於PMOS電晶體區16形成一輕摻雜汲極30。

隨後進行第一階段的側壁子製程，例如先以化學氣相沉積(chemical vapour deposition,CVD)的方式於矽閘極26的側壁表面形成一氧化矽層32，接著再沈積一氮化矽層34並利用回蝕刻的方式形成由氧化矽層32及氮化矽層34所構成的側壁子在NMOS電晶體區14與PMOS電晶體區16之矽閘極26的周圍側壁。

然後覆蓋一由氮化矽所構成的保護層36於氮化矽層34表面，然後進行一選擇性磊晶成長(selective epitaxial growth,SEG)製程，以於NMOS電晶體區14或PMOS電晶體區16的基底12中形成應變矽(strained Si)。例如可先於PMOS電晶體區16之矽閘極26兩側的基底12中形成二凹槽，再利用選擇性磊晶成長製程實質上(substantially)填滿這兩個凹槽而形成矽鍺層38。此矽鍺層38可對PMOS電晶體區16的通道區域施加一壓縮應力(compressive strain)，進而提升PMOS電晶體的電洞遷移率。除此之外，也可依據製程的需求在NMOS電晶體區14之矽閘極26兩側的基底12中形成碳化矽(SiC)層(圖未示)，並以此碳化矽層對NMOS電晶體區14的通道區域施加一拉伸應力(tensile strain)，以提升NMOS電晶體的電子遷移率。

接著進行第二階段的側壁子製程，例如可在NMOS電晶體區14與PMOS電晶體區16的保護層36側壁再形成一由氧化矽所形成的側壁子40。

隨後在NMOS電晶體區14進行一重摻雜離子佈植製程，以形成所需的源極/汲極區域。如同上述形成輕摻雜汲極的作法，本發明可先覆蓋一圖案化光阻層(圖未示)在NMOS電晶體區14以外的區域，然後利用該圖案化光阻層當作遮罩進行一離子佈植製程，將N型摻質植入側壁子40兩側的基底12中，以於NMOS電晶體區14形成一源極/汲極區域42，接著去除上述的圖案化光阻層，再覆蓋另一圖案化光阻層在PMOS電晶體區16以外的區域，並利用該圖案化光阻層當作遮罩進行另一離子佈植，將P型摻質植入PMOS電晶體區16側壁子40兩側的基底12中，以形成另一源極/汲極區域44。

需注意的是，上述源極/汲極區域的製程可利用選擇性磊晶成長製程來達成、這些製程的進行順序可依製程需求改變或調整、且側壁子的數目並不限於此。舉例來說，在進行第一階段的側壁子製程時可省略氧化矽層32或氮化矽層34的其中一者，且在形成氮化矽所構成的保護層36及側壁子40時可省略其中一者。除此之外，由氧化矽層32及氮化矽層34所構成的主側壁子可在形成輕摻雜源極汲極28、30之前或之後才製作；可先形成由氧化矽層32及氮化矽層34所構成的主側壁子及源極/汲極區域，然後去除側壁子之後再形成輕摻雜源極汲極；可於形成複數個側壁子後先在基底中蝕刻出凹槽並形成磊晶層，然後去除最外層的側壁子後再進行源極/汲極區域製程；可於輕摻雜源極汲極製程後先於基底中蝕刻出凹槽以形成磊晶層，然後形成側壁子後再進行源極/汲極區域的製程。上述關於輕摻雜源極汲極、側壁子以及源極/汲極區域等製程順序都屬本發明所涵蓋的範圍。

然後於形成源極/汲極區域42、44後，進行一個自行對準矽化金屬(self-aligned silicide,Salicide)製程。例如先形成一由鈷、鈦、鎳、鉑、鈀或鉬等所構成的金屬層(圖未示)在基底12表面覆蓋側壁子40，並搭配一雷射退火或快速升溫退火或雷射暨快速升溫退火製程，利用高溫使金屬層在側壁子40兩側的基底12表面反應為一矽化金屬層46。最後再去除未反應的金屬層。為了更進一步降低矽化物阻值，通常在去除未反應的金屬層後還會再進行一次雷射退火或快速升溫退火或雷射暨快速升溫退火製程。

接著形成一氮化矽層48在各矽閘極26、各側壁子40與基底12表面。在本較佳實施例中，氮化矽層48的厚度約為數百埃至數千埃，其主要做為後續進行平坦化或蝕刻時之停止層並兼具對電晶體通道施加應力的作用。若考慮到NMOS與PMOS所需求的應力不同，可選擇性地在NMOS上方形成拉伸應力氮化矽層並在PMOS上方形成壓縮應力氮化矽層，或在NMOS與PMOS上方形成複數應力層以調變不同的應力需求；在應力層之下或複數層應力層之間可形成薄氧化物所構成的緩衝層。然後形成一由氧化物所構成的層間介電層(interlayer dielectric)50並覆蓋NMOS電晶體區14與PMOS電晶體區16的氮化矽層48。

隨後如第3圖所示，進行一化學機械研磨(chemical mechanical polishing,CMP)製程或一乾蝕刻製程，去除部分的層間介電層50、氮化矽層48及遮罩層24直至矽閘極26表面，並使矽閘極26的頂部約略切齊於層間介電層50表面。

接著先形成一硬遮罩(圖未示)於PMOS電晶體區16的層間介電層50上，然後選擇性形成一阻擋層或抗反射層(圖未示)於硬遮罩52表面。在本實施例中，硬遮罩較佳包含至少一種金屬原子，例如可選自氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)、或上述組合，而阻擋層或抗反射層較佳包含一非晶碳(amorphous carbon，APF)層或一底抗反射層(bottom anti-reflective coating,BARC)。

隨後進行一圖案轉移製程，例如先形成一由有機材料所構成的圖案化光阻層56於PMOS電晶體區16的阻擋層上，然後利用圖案化光阻層56當作遮罩進行一蝕刻製程去除部分阻擋層及硬遮罩，以於PMOS電晶體區16的層間介電層50表面形成一圖案化之阻擋層54及硬遮罩52。

接著如第4圖所示，一同利用圖案化光阻層56、阻擋層54及硬遮罩52當作遮罩進行一乾蝕刻製程，利用電漿掏空NMOS電晶體區14的大部分矽閘極26。然後去除圖案化光阻層56，利用阻擋層54及硬遮罩52當作遮罩進行一濕蝕刻製程來去除NMOS電晶體區14剩餘的矽閘極26並同時清洗裸露出閘極絕緣層20表面的殘餘物。濕蝕刻製程可選自任何可移除虛置閘極的蝕刻溶液，例如利用氨水(ammonium hydroxide,NH₄ OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液，且至此較佳於NMOS電晶體區14掏空的虛置閘極處形成一開口58。

值得注意的是，本實施例雖直接利用圖案化光阻層56、阻擋層54及硬遮罩52當作遮罩來進行乾蝕刻製程去除NMOS電晶體區14的矽閘極26，但不侷限於此作法，又可在乾蝕刻製程進行前先去除圖案化光阻層56，然後利用阻擋層54及硬遮罩52當作遮罩來依序進行上述乾蝕刻與濕蝕刻製程，此製程順序也屬本發明所涵蓋的範圍。換句話說，此作法僅利用圖案化光阻層56來定義阻擋層54及硬遮罩52的圖案，而不用來當作阻擋乾蝕刻製程的蝕刻遮罩。其次，本發明雖先遮覆PMOS而掏空NMOS處的矽閘極，且依序以乾蝕刻及濕蝕刻來分段去除NMOS電晶體區14的矽閘極26，但亦可先遮覆NMOS而掏空PMOS處的矽閘極，且兩種蝕刻製程的順序、次數及變化並不侷限於此。舉例來說，又可選擇先進行濕蝕刻製程後再進行乾蝕刻，分別進行一次以上的乾蝕刻或濕蝕刻，或僅使用乾蝕刻或濕蝕刻製程來完成掏空矽閘極的步驟，這些選擇及變化均屬本發明所涵蓋的範圍。

此外，若阻擋層54是由有機材料所構成，本發明較佳在去除圖案化光阻層56的時候一同去除阻擋層54，而若阻擋層54是由無機材料所構成，本發明較佳先去除圖案化光阻層56，然後待完成接續製程之後，再一同去除阻擋層54及硬遮罩52。

如第5圖所示，接著先沈積一N型金屬層60在層間介電層50上並同時覆蓋NMOS電晶體區14的開口58側壁及底部的閘極絕緣層20以及覆蓋PMOS電晶體區16的阻擋層54及硬遮罩52。在本實施例中，N型金屬層60較佳選自氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽鉭(TaSiN)及鋁等所構成的群組。

接著填入一由低電阻材料所構成的導電層62在N型金屬層60上並填滿開口58。在本實施例中，導電層62可由鋁、鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料所構成。

然後如第6圖所示，進行另一化學機械研磨製程，去除層間介電層50上部分的導電層62及N型金屬層60以及仍覆蓋在PMOS電晶體區16的阻擋層54及硬遮罩52，以於NMOS電晶體區14形成一具有金屬閘極的電晶體。

接著可比照第3圖至第6圖的製程同樣於NMOS電晶體區14形成一圖案化硬遮罩、圖案化阻擋層及圖案化光阻層，並以這三者當作蝕刻遮罩來依序以乾蝕刻及濕蝕刻掏空PMOS電晶體區16的矽閘極，並填入所需的P型金屬層及導電層。由於此製程步驟與手段與上述掏空NMOS電晶體區14之矽閘極相同，在此不另加贅述。

另外需注意的是，由於NMOS電晶體區14已形成具有金屬閘極的電晶體，本發明又可在NMOS電晶體區14不形成任何阻擋層或硬遮罩的情況下直接以NMOS電晶體區14的金屬閘極當作蝕刻遮罩來進行第3圖至第4圖中所進行的乾蝕刻與濕蝕刻製程，藉此此掏空PMOS電晶體區的矽閘極並形成金屬閘極，此實施例也屬本發明所涵蓋的範圍。

除了上述以阻擋層54及硬遮罩52來當作掏空虛置閘極，本發明另一實施例又可選擇以表面處理方式於矽閘極表面直接形成一保護用的硬遮罩。請參照第7圖至第10圖，第7圖至第10圖為本發明另一實施例製作一具有金屬閘極之電晶體示意圖。

首先，進行上述第1圖至第2圖的製程，例如形成層間介電層50並覆蓋NMOS電晶體區14與PMOS電晶體區16，然後如第7圖所示，進行一化學機械研磨製程或一乾蝕刻製程，去除部分的層間介電層50、氮化矽層48及遮罩層24直至矽閘極26表面，並使各矽閘極26的頂部約略切齊於層間介電層50表面。

然後形成一圖案化光阻層64在NMOS電晶體區14，並對PMOS電晶體區16的矽閘極26進行一表面處理，以於矽閘極26的表面形成一硬遮罩66。在本實施例中，表面處理可包含一離子植入步驟、一氧化步驟或一氮化步驟，且氧化步驟及氮化步驟又可分別利用乾式電漿、熱處理或濕式化學處理來達成。若表面處理為一離子植入步驟，可植入硼離子等來改變矽閘極表面為低蝕刻率性質；若為一氧化步驟，則形成於矽閘極表面的硬遮罩較佳為一氧化矽硬遮罩，而若表面處理係為一氮化步驟，則形成於矽閘極表面的硬遮罩較佳為一氮化矽硬遮罩。

接著如第8圖所示，去除NMOS電晶體區14的圖案化光阻層64，利用PMOS電晶體區經由上述表面處理所形成的硬遮罩66來進行一乾蝕刻製程並掏空NMOS電晶體區14的大部分矽閘極。然後進行一濕蝕刻製程，利用任何可移除虛置閘極的蝕刻溶液，例如氨水(ammonium hydroxide,NH₄ OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液去除剩餘的矽閘極以形成一開口68。隨著濕蝕刻製程掏空剩餘的矽閘極，PMOS電晶體區16的硬遮罩66也會隨之消耗殆盡。

接著如第9圖所示，沈積一N型金屬層60在層間介電層50上並同時覆蓋NMOS電晶體區14的開口68側壁及底部的閘極絕緣層20，然後填入一由低電阻材料所構成的導電層62在N型金屬層60上並填滿開口68。

隨後如第10圖所示，進行另一化學機械研磨製程，去除部分的導電層62及N型金屬層60，以於NMOS電晶體區14形成一具有金屬閘極的電晶體。

接著可比照上述實施例同樣以表面處理的手段於NMOS電晶體區形成硬遮罩，然後以此硬遮罩依序進行乾蝕刻及濕蝕刻製程，掏空PMOS電晶體區的矽閘極，並填入所需的P型金屬層及導電層。由於此製程步驟與手段與上述掏空NMOS電晶體區之矽閘極相同，在此不另加贅述。

綜上所述，本發明較佳在一基底上形成一NMOS電晶體及PMOS電晶體，且NMOS及PMOS電晶體各具有一虛置矽閘極。然後於其中一個電晶體，例如PMOS電晶體上形成一硬遮罩，並利用此硬遮罩來去除NMOS電晶體的虛置矽閘極。由於PMOS電晶體上方有硬遮罩的阻擋，因此利用乾蝕刻及濕蝕刻去除NMOS電晶體的矽閘極時不至影響到硬遮罩所遮蔽住的虛置矽閘極，如此即可避免矽閘極頂端造成多晶矽流失及後續形成金屬閘極時被金屬材料堵住的情形。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12．．．基底

14．．．NMOS電晶體區

16．．．PMOS電晶體區

18．．．淺溝隔離結構

20．．．閘極絕緣層

22．．．多晶矽層

24．．．遮罩層

26．．．矽閘極

28．．．輕摻雜汲極

30．．．輕摻雜汲極

32‧‧‧氧化矽層

34‧‧‧氮化矽層

36‧‧‧保護層

38‧‧‧矽鍺層

40‧‧‧側壁子

42‧‧‧源極/汲極區域

44‧‧‧源極/汲極區域

46‧‧‧矽化金屬層

48‧‧‧氮化矽層

50‧‧‧層間介電層

52‧‧‧硬遮罩

54‧‧‧阻擋層

56‧‧‧圖案化光阻層

58‧‧‧開口

60‧‧‧N型金屬層

62‧‧‧導電層

64‧‧‧圖案化光阻層

66‧‧‧硬遮罩

68‧‧‧開口

第1圖至第6圖為本發明較佳實施例製作一具有金屬閘極之電晶體示意圖。

第7圖至第10圖為本發明另一實施例製作一具有金屬閘極之電晶體示意圖。

12．．．基底

14．．．NMOS電晶體區

16．．．PMOS電晶體區

18．．．淺溝隔離結構

20．．．閘極絕緣層

22．．．多晶矽層

28．．．輕摻雜汲極

30．．．輕摻雜汲極

32．．．氧化矽層

34．．．氮化矽層

36．．．保護層

38．．．矽鍺層

40．．．側壁子

42．．．源極/汲極區域

44．．．源極/汲極區域

46．．．矽化金屬層

48．．．氮化矽層

50．．．層間介電層

60．．．N型金屬層

62．．．導電層

Claims

一種製作具有金屬閘極之電晶體的方法，包含有下列步驟：提供一基底，該基底上定義有一第一電晶體區與一第二電晶體區；形成一第一金氧半導體電晶體於該第一電晶體區以及一第二金氧半導體電晶體於該第二電晶體區，其中該第一金氧半導體電晶體具有一第一虛置閘極且該第二金氧半導體電晶體具有一第二虛置閘極；形成一圖案化之硬遮罩於該第二金氧半導體電晶體上，且該硬遮罩包含至少一種金屬原子；以及利用該圖案化之硬遮罩去除該第一金氧半導體電晶體之該第一虛置閘極。
如申請專利範圍第1項所述之方法，其中該圖案化之硬遮罩係選自氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)及氮化鋁鈦(TiAlN)。
如申請專利範圍第1項所述之方法，另包含利用一乾蝕刻製程來去除該第一虛置閘極。
如申請專利範圍第1項所述之方法，另包含利用一濕蝕刻製程來去除該第一虛置閘極。
如申請專利範圍第1項所述之方法，其中形成該圖案化之硬遮罩之後另包含形成一有機層於該硬遮罩表面。
如申請專利範圍第5項所述之方法，另包含於去除該第一虛置閘極前去除該有機層。
如申請專利範圍第5項所述之方法，另包含於去除該第一虛置閘極後去除該有機層。
如申請專利範圍第5項所述之方法，其中形成該有機層之前另包含形成一阻擋層於該圖案化之硬遮罩表面。
如申請專利範圍第8項所述之方法，其中該阻擋層包含一非晶碳(amorphous carbon，APF)層或一底抗反射層(bottom anti-reflective coating,BARC)。
一種製作具有金屬閘極之電晶體的方法，包含有下列步驟：提供一基底，該基底上定義有一第一電晶體區與一第二電晶體區；形成一第一金氧半導體電晶體於該第一電晶體區以及一第二金氧半導體電晶體於該第二電晶體區，其中該第一金氧半導體電晶體具有一第一虛置閘極且該第二金氧半導體電晶體具有一第二虛置閘極；對該第二金氧半導體之該第二虛置閘極進行一表面處理，以使該第二虛置閘極表面形成一硬遮罩；以及在該硬遮罩形成後，利用該硬遮罩去除該第一金氧半導體電晶體之該第一虛置閘極，且此時該第二金氧半導體電晶體之該第二虛置閘極仍位於該基底上。
如申請專利範圍第10項所述之方法，其中該表面處理包含一氧化步驟且該硬遮罩係為一氧化矽硬遮罩。
如申請專利範圍第10項所述之方法，其中該表面處理包含一氮化步驟且該硬遮罩係為一氮化矽硬遮罩。
如申請專利範圍第11項所述之方法，另包含利用一乾式電漿處理製程以進行該氧化步驟。
如申請專利範圍第12項所述之方法，另包含利用一乾式電漿處理製程以進行該氮化步驟。
如申請專利範圍第11項所述之方法，另包含利用一熱處理製程以進行該氧化步驟。
如申請專利範圍第12項所述之方法，另包含利用一熱處理製程以進行該氮化步驟。
如申請專利範圍第11項所述之方法，另包含利用一濕式化學處理製程來進行該氧化步驟。
如申請專利範圍第12項所述之方法，另包含利用一濕式化學處理製程來進行該氮化步驟。
如申請專利範圍第10項所述之方法，其中該表面處理包含一離子植入步驟。
如申請專利範圍第19項所述之方法，其中該離子植入步驟包含植入硼離子以改變該第二虛置閘極表面為低蝕刻率性質。