TWI464809B - 半導體裝置及其製造方法 - Google Patents

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Kong Beng Thei
Chuang Harry
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Taiwan Semiconductor Mfg Co Ltd
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Description

半導體裝置及其製造方法
本發明係有關於半導體裝置及其製造方法，特別有關於間隙子於應變矽中的半導體裝置及其製造方法。
半導體積體電路(IC)工業已經歷快速成長。體積體電路材料與設計的技術進步已造就數個IC世代，相較於前一世代，各世代具有更小且更複雜的電路。然而，這些進步以增加了IC的製程和製造的複雜度，並且為了實現這些技術進步，需要相似的研發於IC製程和製造。在積體電路演化的方向上，功能性的密度(亦即每晶片區域中內連線元件的數目)已逐漸地增加，隨著幾何尺寸(亦即使用製造技術所能創造的最小元件(或線))降低。此微縮化一般所提供的益處為增加製造效率及降低相關的成本。此微縮化亦造成相對地高功率散失值，可藉由使用低高功率散失裝置例如互補式金屬-氧化-半導體(CMOS)裝置解決。
於半導體製造製程中，間隙子可形成於一閘極堆疊的側壁上。上述間隙子可藉由以下的方法形成，包括沉積一適當的間隙子材料，及蝕刻該材料以形成所欲的間隙子輪廓。然而，傳統的形成間隙子的方法會留下不想要的間隙子材料殘留。
本發明之實施例提供一種半導體裝置的製造方法。上述方法包括：提供一矽基底具有一淺溝槽隔離物形成於其上；形成一閘極堆疊於該矽基底之上；形成虛置間隙子於該閘極堆疊的側壁上；形成一凹陷區於該矽基底中，其中該凹陷區為夾置於該閘極堆疊與該淺溝槽隔離物之間；磊晶成長一半導體材料於該凹陷區之內，其中該半導體材料係相異於該矽基底；移除該虛置間隙子；形成一第一氧化矽層於該閘極堆疊和該半導體材料之上；形成一氮化矽層於該第一氧化矽層之上；形成一第二氧化矽層於該氮化矽層之上；實施一第一乾蝕刻製程以移除一部分的該第二氧化矽層；實施一第二乾蝕刻製程以移除一部分的該氮化矽層；以及實施一第三乾蝕刻製程以移除一部分的該第一氧化矽層，藉此形成閘極間隙子於該閘極堆疊的側壁上，其中各閘極間隙子包括一殘留部分的該第一氧化矽層、該氮化矽層、及該第二氧化矽層。
本發明之實施例另提供一種半導體裝置的製造方法。上述方法包括：形成一閘極堆疊於一矽基底之上；形成虛置間隙子於該閘極堆疊的側壁上；等向性地蝕刻該矽基底以形成凹陷區於該閘極堆疊之一側；形成一半導體材料於該些凹陷區之內，其中該半導體材料係相異於該矽基底；移除該些虛置間隙子；形成複數個閘極間隙子層，其具有氧化物-氮化物-氧化物配置於該閘極堆疊與該半導體材料上；以及蝕刻該些間隙子層以形成閘極間隙子於該閘極堆疊的側壁上。
本發明之實施例又提供一半導體裝置。上述半導體裝置包括：一矽基底具有一矽區域、多個應變半導體材料區域、及一淺溝槽隔離物區域，其中該些應變半導體材料區域之一係夾置於該矽區域和該淺溝槽隔離物區域之間，以及其中該些應變半導體材料區域包括一等向性輪廓；以及一電晶體包括：一閘極堆疊於該矽區域上；多個間隙子形成於該閘極堆疊的側壁上，其中各間隙子包括一氮化層夾置於一第一氧化層和一第二氧化層之間；以及輕摻雜源極/汲極(LDD)區各形成於該矽區域的一部分位於該間隙子下方以及形成於應變半導體材料區域的一部分。
為使本發明能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
第1圖為一製造流程圖，其顯示形成間隙子的製造方法100根據本揭露的各種型態。第2A-2J圖為根據第1 圖的製造方法100，半導體元件200於各製造階段的剖面示意圖。該半導體元件200可為一體積體電路，或其中的一部分，此體積體電路包括記憶體電路及/或邏輯電路例如P-通道場效電晶體(pFET)，N-通道場效電晶體(nFET)，金屬-氧化-半導體場效電晶體(MOSFET)，或互補式金屬-氧化-半導體(CMOS)電晶體。應注意的是部分的半導體元件200的結構可藉由CMOS製程流程製造。有鑑於此，可了解的是，在第1圖的方法之前、當時、或之後可提供額外的製程，以及許多其他的製程僅會在此作簡略的描述。
請參閱第1圖，製造方法100始於步驟區塊110在其中一閘極堆疊形成於一矽基底之上，此矽基底具有一淺溝槽隔離物。請參閱第2A圖，其顯示一半導體元件200處於製造過程的中間階段。該半導體元件200可包括一基底202，例如一矽基底。該基底202可包括各種摻雜型態，端視公知的設計需求而定。該基底202亦可包括其他的基本的半導體，例如鍺和鑽石。另擇一地，該基底202可包括一化合物半導體及/或一合金半導體。於本實施例中，該基底202包括一矽材料。
該半導體元件200可更包括一隔離結構204供基底中的主動區域206和208間絕緣。隔離結構204包括一介電材料及可由氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽(FSG)及/或公知的介電材料而形成。上述主動區域206和208可配置一N-型金屬-氧化-半導體電晶體裝置(簡稱為NMOS)，或一P-型金屬-氧化-半導體電晶體裝置 (簡稱為PMOS)。
該半導體元件200可包括一閘極堆疊210形成於主動區域208之上。該閘極堆疊210可包括一界面層(未繪示)形成於該基底202之上。該界面層可包括氧化矽(SiO2 )或氮氧化矽(SiON)具有厚度約5到10埃(Å)。閘極堆疊210可更包括一高介電常數介電層212形成於該基底202之上。該高介電常數介電層212可包括氧化鉿(HfOx )。另擇一地，該高介電常數介電層212可選擇性地包括其他高介電常數介電材，例如LaO、AlO、ZrO、TiO、Ta2 O5 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3 (BST)、Al2 O3 、Si3 N4 、氮氧化矽、或其他適合的材料。該高介電常數介電層212可包含一厚度範圍介於約10到40埃(Å)。高介電常數介電層212可由原子層沉積法(ALD)或其他適合的技術形成。
閘極堆疊210可更包括一金屬層213形成於高介電常數介電層212之上。該閘極堆疊210可包括任一金屬材料適用於形成金屬閘極或其一部分，包括低功函數層、襯墊層、界面層、晶種層、黏結層、阻障層等。例如，該金屬層可包括TiN、TaN、ZrN、HfN、VN、NbN、CrN、MoN、WN、TiAl、TiAlN、或其任意組合。該金屬層213可藉由可由ALD、物理氣相沉積法(PVD或濺鍍)、化氣相沉積法(CVD)，或其他適合的技術形成。該閘極堆疊210可更包括一主動材料層214形成於該金屬層213之上。該主動材料層214可為一金屬層或者可包括Al、 Cu、W、Ti、Ta、Cr、V、Nb、Zr、Hf、Mo、Ni、Co、或其任意組合。另擇一地，該主動材料層214可藉由各種沉積技術形成，例如PVD、CVD、ALD、電鍍、或其他適合的技術。
該閘極堆疊210亦可包括一硬遮罩層216形成於該主動材料層214之上。該硬遮罩層216可使用於圖案化底下層，且可包括一介電材料例如氧化矽、氮化矽、氮氧化矽、或碳化矽。於本實施例中，該硬遮罩層216包括氮化矽。虛置間隙子218亦可形成於閘極堆疊210之任一側上。該虛置間隙子218可包括介電材料例如氮化矽或氧化矽。於本實施例中，該虛置間隙子218包括氧化矽。該虛置間隙子218可被形成，藉由沉積虛置間隙子層於該閘極堆疊210與矽基底202上，接著施以一乾蝕刻製程於該虛置間隙子層。
繼續進行該製造方法100的步驟區塊120在其中形成一凹陷區域於該基底中，其中該凹陷區域夾置於該閘極堆疊與該淺溝槽隔離物之間。請參閱第2B圖，可實施一蝕刻製程310於該基底202以形成凹陷區域220和222。於本實施例中，該蝕刻製程310可包括一蝕刻製程其形成一等方向性的輪廓。該蝕刻製程310可包括一乾蝕刻製程使用電漿氣體或一濕蝕刻製程使用酸。例如，該蝕刻製程310可使用HBr電漿氣體做為蝕刻劑。再者，於本實施例中，該蝕刻製程310可調整一偏壓於該電漿氧體以達到所望的輪廓於凹陷區域220和222中，其包括一等方向性的輪廓如本實施例的第2B圖所示。於其他 的實施例中，可使用一濕蝕刻製程，其包括HF酸做為蝕刻劑，以形成等方向性的輪廓於凹陷區域220和222中。於其他的實施例中，可實行結合乾式及濕式的蝕刻製程以形成等方向性的輪廓。如同先前所述，該淺溝槽隔離結構(STI)204可包括介電材料而該基底202包括矽材料，淺溝槽隔離結構204的介電材料和基底202的矽材料之間可具有蝕刻選擇率，使得蝕刻製程310不會將淺溝槽隔離結構204蝕刻掉。因此，當該閘極210位於次鄰於淺溝槽隔離結構204時，蝕刻製程310可停止或中斷於淺溝槽隔離結構204，使得淺溝槽隔離結構204形成該於凹陷區域222的邊界。當後續地形成側壁或閘極間隙子時，此可能導致發生殘留物移除的問題，此後將進一步討論。
繼續進行製造方法100的步驟區塊130在其中磊晶成長半導體材料於該凹陷區域中。請參閱第2C圖，可將半導體材料230和232相對地形成於凹陷區域220和222中，藉由一選擇性磊晶成長(SEG)製程315或其他適合的磊晶技術製程。該選擇性磊晶成長製程315可使用一特殊的CVD製程。例如，該特殊的CVD製程可實行於低的沉積速率或低的基底溫度。另擇一地，可使用ALD製程做為選擇性磊晶成長製程315。半導體材料230和232可為相異於矽基底202的材料。藉由完成此創造應變於半導體材料230和232與矽基底202，使得可提升主動區域208中的載子遷移率，其可允許較大的通道電流而不增加閘極電壓。因此，該半導體材料230和232可被稱 為“應變”半導體材料，以及凹陷區域222中矽基底202與半導體材料232之間的界面可被稱為“應變”界面。本實施例的先進之處在於因應變結構而提升載子遷移率。額外地，該應變結構升起於該矽基底202上方。於一實施例中，該主動區域208可為一PMOS元件，以及該半導體材料230和232可包括矽鍺(SiGe)。於另一實施例中，該主動區域208可為一NMOS元件，以及該半導體材料230和232可包括碳化矽(SiC)。然而，已觀察到該選擇性磊晶成長製程315可能無法成長半導體材料232於介電材料例如淺溝槽隔離結構204上，當半導體材料232典型地使用選擇性磊晶成長製程315成長於一晶體面例如矽基底202。其結果為，形成於該凹陷區域222中的半導體材料232可具有一傾斜的表面，如第2C圖所示。
請參閱第2D圖，可藉由蝕刻製程移除該虛置間隙子218。在蝕刻完該虛置間隙子218之後，可形成輕摻雜源極/汲極(簡稱為LDD)區域235於矽基底202位於閘極堆疊210之一側，藉由本技術領域所公知的離子植入法或擴散製程。於一實施例中，該主動區域208可為一PMOS元件，且P-型摻雜物例如硼可植入於該PMOS元件208中。於另一實施例中，該主動區域208可為一NMOS元件，且N-型摻雜物例如磷或砷可植入於該NMOS元件208中。如第2D圖所示，一部分的LDD區域235可形成於矽基底202，另一部分的LDD區域235可形成於半導體材料230和232相對於凹陷區域220和222中。
繼續進行製造方法100的步驟區塊140在其中形成 第一氧化矽層於該閘極堆疊和該半導體材料之上。請參閱第2E圖，可藉由CVD、ALD、或其他適當的技術，形成一間隙子層240於矽基底202和閘極堆疊210之上。該間隙子層240可包括一氧化物材料例如氧化矽。該間隙子層240可包含一厚度範圍大抵介於30埃至200埃。
繼續進行製造方法100的步驟區塊150在其中形成一氮化矽層於該第一氧化矽層之上。請參閱第2F圖，可藉由CVD、ALD、或其他適當的技術，形成一間隙子層250於間隙子層240之上。該間隙子層250可包括一氮化物材料例如氮化矽。該間隙子層250可包含一厚度範圍大抵介於30埃至200埃。
繼續進行製造方法100的步驟區塊160在其中形成一第二氧化矽層於該氮化矽間隙層之上。請參閱第2G圖，可藉由本技術領域所公知的技術，例如CVD或ALD，形成一間隙子層260於間隙子層250之上。該間隙子層260可包括一氧化物材料例如氧化矽。該間隙子層260可包含一厚度範圍大抵介於100埃至1000埃。應注意的是，間隙子層260的厚度可分別地大於間隙子層240和250的厚度。有鑑於此，間隙子層260愈厚，可使其愈容易受控制且於後續的蝕刻製程中最佳化該側壁/閘極間隙子的臨界維度(critical dimension)，將於以下內容中討論。
繼續進行製造方法100的步驟區塊170在其中實施一第一乾蝕刻製程以移除一部分的第二氧化矽層。請參閱第2H圖，可實施蝕刻製程320於間隙子層260。該蝕刻製程320可為一乾蝕刻製程且可包含一碳氟基電漿氣 體做為一蝕刻劑。該蝕刻製程320可移除位於該閘極堆疊210上方的一部分的該間隙子層260。該蝕刻製程320亦可移除位覆蓋半導體材料230和232分別於凹陷區域220和222中的一部分的該間隙子層260。因此，在蝕刻製程320之後，一殘留部分的間隙子層260可構成位於閘極堆疊210側壁上結構265。該結構265的厚度可藉由控制蝕刻製程320的蝕刻速率，並且以可藉由控制間隙子層260的初始地沉積步驟(於步驟區塊160中)。該結構265可用於保護位於其下方的間隙子層240和250的部分，以避免於之後的蝕刻製程中被蝕刻。該結構265亦可用於避免橋接效應。再者，由於在本實施例中，間隙子層260包括氧化物材料及間隙子層250包括氮化物材料，因此在間隙子層250和260之間可具有充分的蝕刻選擇率。因此，間隙子層250可作用為蝕刻製程320的蝕刻終止層。
繼續進行製造方法100的步驟區塊180在其中實施一第二乾蝕刻製程以移除一部分的氮化矽層。請參閱第2I圖，可實施蝕刻製程330於間隙子層250。該蝕刻製程330可為一乾蝕刻製程，移除掉未被結構265保護的間隙子層250的部分。因此，蝕刻製程330可移除位於閘極堆疊210上方的間隙子層250的部分。該蝕刻製程330亦可移除位覆蓋半導體材料230和232分別於凹陷區域220和222中的一部分的該間隙子層250。於本實施例中，該蝕刻製程330可為一乾蝕刻製程且可包含一氫-氟基電漿氣體做為一蝕刻劑。再者，由於在本實施例中， 間隙子層240包括氧化物材料及間隙子層250包括氮化物材料，因此在間隙子層240和250之間可具有充分的蝕刻選擇率。因此，間隙子層240可作用為蝕刻製程330的蝕刻終止層。
繼續進行製造方法100的步驟區塊190在其中實施一第三乾蝕刻製程以移除一部分的第一氧化矽層，由此形成閘極間隙子於閘極堆疊的側壁上。請參閱第2J圖，可實施蝕刻製程340於間隙子層240。該蝕刻製程340可為一乾蝕刻製程，移除掉未被結構265保護的間隙子層240的部分。因此，蝕刻製程340可移除位於閘極堆疊210上方的間隙子層240的部分。該蝕刻製程340亦可移除位覆蓋半導體材料230和232分別於凹陷區域220和222中的一部分的該間隙子層240。於本實施例中，該蝕刻製程340可為一乾蝕刻製程且可包含一碳氟基電漿氣體做為一蝕刻劑。該蝕刻製程340可實質地移除完位於凹陷區域222中的半導體材料232上的間隙子層240，使得在凹陷區域222中的半導體材料232的上面並無殘留。在實施蝕刻製程340之後，可形成間隙子275於閘極堆疊210的側壁上。該間隙子275可包括一殘留的部分的間隙子層250夾置於該結構265與殘留的部分的間隙子層240之間。
由此可觀察到，若側壁間隙子已經形成，藉由形成一主要的間隙子材料於該基底和該閘極堆疊上，並藉由實施乾蝕刻製程於該間隙子材料，可導致間隙子殘留的問題。以傳統的方法，形成一主要間隙子材料層於基底 上，僅以一部分的間隙子材料填入該凹陷區域中。該蝕刻製程，實施用以形成間隙子且移除位於該凹陷區域中間隙子材料，並非有效率的，因此導致留下間隙子材料殘留於該凹陷區域中的應變結構上。該材料殘留對於後續的製程具有不利的效果，例如一離子植入製程以形成源極/汲極區以及一矽化製程以形成矽結構於源極/汲極區域及其他主動區域上。相較之下，本實施例可藉由數種蝕刻製程完全地移除位於該凹陷區域222中半導體材料232上的各種間隙子層。因此，本實施例之一優點為不會有不想要的間隙子材料殘留存在於半導體元件200中。
應注意的是，可藉由額外的步驟繼續進行製造方法100，以完成製造該半導體元件200。例如，藉由離子植入法或擴散適當的N-型或P-型摻雜物，形成重摻雜源極/汲極區於該基底202中，於該閘極堆疊210之一側。該重摻雜源極/汲極區可實質地對準於結構265的外側側邊。藉由矽化製程形成矽化物結構於源極/汲極區域及多晶矽層上。一接觸蝕刻終止層(CESL)可形成於該基底上。一層間介電(ILD)層可形成於CESL上。此外，多個接觸與內連線可形成以建構半導體元件200的電性連接。
綜上所述，在此所揭露的方法和裝置的優點為在一半導體裝置的矽基底中形成多個凹陷區域，以及以應變半導體材料填入該些凹陷區域中，以創造出應變界面於該基地和半導體材料之間。上述所揭露的亦包括間隙子具有多層的配置且藉由實施最佳化的乾蝕刻製程形成。 藉由這麼做，本實施例提供多個優於習知技術的優點。本實施例的優點之一在於該應變界面，其位於該凹陷區域中的半導體材料與該矽基底之間，可提升半導體裝置的載子遷移率。該載子遷移率允許較大的通道電流而無須增加閘極電壓。本實施例的另一優點在於多層配置的間隙子以及最佳化的蝕刻步驟以克服間隙子殘留問題，其可能出現在習知技術中。本實施例的再一優點在於此處所揭露的方法可相容於CMOS製程流程且可容易地實行。應注意的是，此處所揭露的各不同的實施例提供不同的優點，並且無特定的優點是必需被所有實施例所要求。
本發明雖以各種實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧製造方法
110-190‧‧‧步驟區塊
200‧‧‧半導體元件
202‧‧‧基底
204‧‧‧隔離結構
206和208‧‧‧主動區域
210‧‧‧閘極堆疊
212‧‧‧高介電常數介電層
213‧‧‧金屬層
214‧‧‧主動材料層
216‧‧‧硬遮罩層
218‧‧‧虛置間隙子
220和222‧‧‧凹陷區域
230和232‧‧‧半導體材料
235‧‧‧輕摻雜源極/汲極區域
240‧‧‧第一間隙子層
250‧‧‧第二間隙子層
260‧‧‧第三間隙子層
265‧‧‧結構
275‧‧‧間隙子
310‧‧‧蝕刻製程
315‧‧‧選擇性磊晶成長製程
320‧‧‧第一蝕刻製程
330‧‧‧第二蝕刻製程
340‧‧‧第三蝕刻製程
第1圖為一製造流程圖顯示根據本揭露的各種型態形成間隙子的方法；以及第2A-2J圖為根據第1圖所揭露的方法，半導體元件於各製造階段的剖面示意圖。
200‧‧‧半導體元件
202‧‧‧基底
204‧‧‧隔離結構
206和208‧‧‧主動區域
210‧‧‧閘極堆疊
212‧‧‧高介電常數介電層
213‧‧‧金屬層
214‧‧‧主動材料層
216‧‧‧硬遮罩層
220和222‧‧‧凹陷區域
230和232‧‧‧半導體材料
235‧‧‧輕摻雜源極/汲極區域
240‧‧‧第一間隙子層
250‧‧‧第二間隙子層
260‧‧‧第三間隙子層
265‧‧‧結構
275‧‧‧間隙子
340‧‧‧第三蝕刻製程

Claims (20)

  1. 一種半導體裝置的製造方法，包括：提供一矽基底具有一淺溝槽隔離物形成於其上；形成一閘極堆疊於該矽基底之上；形成虛置間隙子於該閘極堆疊的側壁上；形成一凹陷區於該矽基底中，其中該凹陷區為夾置於該閘極堆疊與該淺溝槽隔離物之間；磊晶成長一半導體材料於該凹陷區之內，其中該半導體材料係相異於該矽基底且該半導體材料並未形成於該淺溝槽隔離物的側壁上；移除該虛置間隙子；形成一第一氧化矽層於該閘極堆疊和該半導體材料之上；形成一氮化矽層於該第一氧化矽層之上；形成一第二氧化矽層於該氮化矽層之上；實施一第一乾蝕刻製程以移除一部分的該第二氧化矽層；實施一第二乾蝕刻製程以完全移除該氮化矽層位於該半導體材料之上的部分；以及實施一第三乾蝕刻製程以完全移除該第一氧化矽層位於該半導體材料之上的部分，藉此形成閘極間隙子於該閘極堆疊的側壁上，其中各閘極間隙子包括一殘留部分的該第一氧化矽層、該氮化矽層、及該第二氧化矽層。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該半導體材料包括矽鍺或碳化矽。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中形成該凹陷區的步驟包括藉由一等向性蝕刻製程形成一凹陷區。
  4. 如申請專利範圍第3項所述之半導體裝置的製造方法，其中該等向性蝕刻製程包括一乾蝕刻製程，其利用一HBr電漿氣體。
  5. 如申請專利範圍第4項所述之半導體裝置的製造方法，其中該乾蝕刻製程包括調整一偏壓功率以定義出該凹陷區的一等向性輪廓。
  6. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該淺溝槽隔離物形成於該凹陷區的一邊界。
  7. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一和第三乾蝕刻製程各利用一碳氟電漿氣體。
  8. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二乾蝕刻製程利用一碳氫-氟電漿氣體。
  9. 一種半導體裝置的製造方法，包括：形成一閘極堆疊於一矽基底之上；形成虛置間隙子於該閘極堆疊的側壁上；等向性地蝕刻該矽基底以形成凹陷區於該閘極堆疊之一側；形成一半導體材料於該些凹陷區之內，其中該半導體材料係相異於該矽基底且該半導體材料並未形成於該淺溝槽隔離物的側壁上；移除該些虛置間隙子； 形成複數個閘極間隙子層，其具有氧化物-氮化物-氧化物配置於該閘極堆疊與該半導體材料上，其中該些閘極間隙子層的形成包括：形成一第一氧化矽層於該閘極堆疊和該半導體材料之上；形成一氮化矽層於該第一氧化矽層之上；形成一第二氧化矽層於該氮化矽層之上；以及蝕刻該些間隙子層以形成閘極間隙子於該閘極堆疊的側壁上，其中蝕刻該些間隙子層包括：移除一部分的該第二氧化矽層；完全移除該氮化矽層位於該半導體材料之上的部分；以及完全移除該第一氧化矽層位於該半導體材料之上的部分。
  10. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中等向性地蝕刻該矽基底的步驟包括實施一乾蝕刻製程使用一氫-硼電漿氣體和調整該乾蝕刻製程的一偏壓功率以定義出該些凹陷區的一等向性輪廓。
  11. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中形成複數個閘極間隙子層的步驟包括：形成一第一氧化層於該閘極堆疊和該半導體材料之上，其中該第一氧化層包含一厚度範圍大抵介於30埃至200埃；形成一氮化層於該第一氧化層之上，其中該氮化層包含一厚度範圍大抵介於30埃至200埃；及 形成一第二氧化層於該氮化層之上，其中該第二氧化層包含一厚度範圍大抵介於100埃至1000埃。
  12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中蝕刻該些間隙子層的步驟包括：蝕刻該第二氧化層，以一第一乾蝕刻製程使用一碳氟電漿氣體；蝕刻該氮化層，以一第二乾蝕刻製程使用一碳氫-氟電漿氣體；以及蝕刻該第一氧化層，以一第三乾蝕刻製程使用一碳氟電漿氣體。
  13. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中該半導體材料包括矽鍺或碳化矽。
  14. 如申請專利範圍第13項所述之半導體裝置的製造方法，在移除該些虛置間隙子之後，更包括形成一輕摻雜源極/汲極(LDD)區於該閘極堆疊之一側，其中各LDD區的一部分係設置於該半導體材料中及各LDD區的一部分係設置於該矽基底中。
  15. 一半導體裝置，包括：一矽基底具有一矽區域、多個應變半導體材料區域、及一淺溝槽隔離物區域，其中該些應變半導體材料區域之一係夾置於該矽區域和該淺溝槽隔離物區域之間且具有一斜的上表面，且該淺溝槽隔離物的側壁上不具有該半導體材料，以及其中該些應變半導體材料區域包括一等向性輪廓；以及一電晶體包括： 一閘極堆疊於該矽區域上；多個間隙子形成於該閘極堆疊的側壁上，其中各間隙子包括一氮化層夾置於一第一氧化層和一第二氧化層之間；以及輕摻雜源極/汲極(LDD)區各形成於該矽區域的一部分位於該間隙子下方以及形成於應變半導體材料區域的一部分。
  16. 如申請專利範圍第15項所述之半導體裝置，其中該閘極堆疊包括：一高介電常數介電層形成於該矽區域之上；一金屬層形成於該高介電常數介電層之上；以及一多晶矽層形成於該金屬層之上。
  17. 如申請專利範圍第15項所述之半導體裝置，其中該應變半導體材料區域包括矽鍺或碳化矽。
  18. 如申請專利範圍第17項所述之半導體裝置，其中該些應變半導體材料區域之一被該淺溝槽隔離物區域截斷。
  19. 如申請專利範圍第15項所述之半導體裝置，其中該第一氧化層具有一厚度範圍大抵介於30埃至200埃；其中該氮化層具有一厚度範圍大抵介於30埃至200埃：其中該第二氧化層具有一厚度範圍大抵介於100埃至1000埃；以及其中該第一氧化層係設置於該閘極堆疊的側壁上。
  20. 如申請專利範圍第19項所述之半導體裝置，其中 該第二氧化層的厚度為大於該第一氧化層的厚度及該氮化層的厚度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080079999A (ko) * 2007-02-28 2008-09-02 토소가부시키가이샤 에칭 방법 및 그것에 이용되는 에칭용 조성물
US8143131B2 (en) * 2009-03-31 2012-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating spacers in a strained semiconductor device
JP4796665B2 (ja) * 2009-09-03 2011-10-19 パナソニック株式会社 半導体装置およびその製造方法
CN102446747A (zh) * 2010-10-14 2012-05-09 中芯国际集成电路制造(上海)有限公司 形成侧墙以及pmos晶体管的方法
CN102569085A (zh) * 2010-12-29 2012-07-11 中芯国际集成电路制造(上海)有限公司 金属氧化物半导体管的制作方法
KR101852342B1 (ko) 2011-03-23 2018-04-27 삼성전자주식회사 반도체 소자 및 그의 제조방법
CN102789983B (zh) * 2011-05-16 2015-11-25 中芯国际集成电路制造(上海)有限公司 晶体管的制造方法
US8853796B2 (en) * 2011-05-19 2014-10-07 GLOBALFOUNDIERS Singapore Pte. Ltd. High-K metal gate device
JP6104522B2 (ja) * 2011-06-10 2017-03-29 株式会社半導体エネルギー研究所 半導体装置
US8859356B2 (en) * 2011-07-12 2014-10-14 Globalfoundries Inc. Method of forming metal silicide regions on a semiconductor device
CN102522327A (zh) * 2011-12-22 2012-06-27 上海华虹Nec电子有限公司 自对准低电阻栅极rf ldmos的制造方法
US20130171789A1 (en) * 2012-01-04 2013-07-04 Ling-Chun Chou Method for manufacturing semiconductor device
CN102569408A (zh) * 2012-02-28 2012-07-11 上海华力微电子有限公司 一种高擦写速度的sonos单元晶体管及其制造方法
US8791003B2 (en) * 2012-06-21 2014-07-29 GlobalFoundries, Inc. Methods for fabricating integrated circuits with fluorine passivation
KR20140059107A (ko) 2012-11-07 2014-05-15 주식회사 유피케미칼 실리콘 질화물 박막 제조 방법
US9322799B2 (en) * 2013-04-03 2016-04-26 International Business Machines Corporation High-k metal gate device structure for human blood gas sensing
KR20140121634A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN104425379A (zh) * 2013-09-04 2015-03-18 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9349835B2 (en) * 2013-09-16 2016-05-24 Globalfoundries Inc. Methods for replacing gate sidewall materials with a low-k spacer
US9570554B2 (en) 2014-04-04 2017-02-14 International Business Machines Corporation Robust gate spacer for semiconductor devices
US9812570B2 (en) * 2015-06-30 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102526580B1 (ko) 2016-01-11 2023-04-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102482369B1 (ko) * 2016-07-06 2022-12-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9634138B1 (en) * 2016-08-24 2017-04-25 Qualcomm Incorporated Field-effect transistor (FET) devices employing adjacent asymmetric active gate / dummy gate width layout
US10777671B2 (en) 2016-09-30 2020-09-15 Intel Corporation Layered spacer formation for ultrashort channel lengths and staggered field plates
CN108281423B (zh) * 2016-12-30 2020-11-10 联华电子股份有限公司 制作半导体元件的方法
CN108630713B (zh) * 2017-03-17 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109786380B (zh) * 2017-11-10 2020-11-10 联华电子股份有限公司 半导体存储装置的外延接触结构的制作方法
KR102657866B1 (ko) * 2019-06-10 2024-04-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11164773B2 (en) * 2019-09-23 2021-11-02 Nanya Technology Corporation Method for forming semiconductor device structure with air gap
TWI740419B (zh) * 2020-03-19 2021-09-21 華邦電子股份有限公司 半導體結構及其形成方法
US11309185B2 (en) 2020-04-27 2022-04-19 Taiwan Semiconductor Manufacturing Company Limited Fin field-effect transistor and method of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030211697A1 (en) * 2002-05-10 2003-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple etch method for fabricating spacer layers
US20070269952A1 (en) * 2006-05-17 2007-11-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a transistor structure
US20070298565A1 (en) * 2006-06-22 2007-12-27 Chun-Feng Nieh Junction leakage reduction in SiGe process by implantation

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6432773B1 (en) * 1999-04-08 2002-08-13 Microchip Technology Incorporated Memory cell having an ONO film with an ONO sidewall and method of fabricating same
US6555865B2 (en) * 2001-07-10 2003-04-29 Samsung Electronics Co. Ltd. Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same
JP4255836B2 (ja) * 2001-12-19 2009-04-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 改善されたトランジスタ性能に対する複合スペーサライナー
US7078347B2 (en) * 2003-03-06 2006-07-18 Texas Instruments Incorporated Method for forming MOS transistors with improved sidewall structures
US20050040479A1 (en) * 2003-08-20 2005-02-24 Pdf Solutions Oxide-Nitride-Oxide spacer with oxide layers free of nitridization
DE10339989B4 (de) * 2003-08-29 2008-04-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines konformen Abstandselements benachbart zu einer Gateelektrodenstruktur
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
US7306995B2 (en) * 2003-12-17 2007-12-11 Texas Instruments Incorporated Reduced hydrogen sidewall spacer oxide
US7091098B2 (en) * 2004-04-07 2006-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with spacer having batch and non-batch layers
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
US7112497B2 (en) * 2004-06-25 2006-09-26 Texas Instruments Incorporated Multi-layer reducible sidewall process
US7129127B2 (en) * 2004-09-24 2006-10-31 Texas Instruments Incorporated Integration scheme to improve NMOS with poly cap while mitigating PMOS degradation
US7405131B2 (en) * 2005-07-16 2008-07-29 Chartered Semiconductor Manufacturing, Ltd. Method and structure to prevent silicide strapping of source/drain to body in semiconductor devices with source/drain stressor
CN100536090C (zh) * 2005-09-19 2009-09-02 中芯国际集成电路制造(上海)有限公司 形成cmos半导体器件的方法
US7491615B2 (en) * 2005-09-23 2009-02-17 United Microelectronics Corp. Method of fabricating strained-silicon transistors and strained-silicon CMOS transistors
US7226831B1 (en) * 2005-12-27 2007-06-05 Intel Corporation Device with scavenging spacer layer
US20070298557A1 (en) * 2006-06-22 2007-12-27 Chun-Feng Nieh Junction leakage reduction in SiGe process by tilt implantation
US7560758B2 (en) * 2006-06-29 2009-07-14 International Business Machines Corporation MOSFETs comprising source/drain recesses with slanted sidewall surfaces, and methods for fabricating the same
US8143131B2 (en) * 2009-03-31 2012-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating spacers in a strained semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030211697A1 (en) * 2002-05-10 2003-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple etch method for fabricating spacer layers
US20070269952A1 (en) * 2006-05-17 2007-11-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a transistor structure
US20070298565A1 (en) * 2006-06-22 2007-12-27 Chun-Feng Nieh Junction leakage reduction in SiGe process by implantation

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