JP4255836B2 - 改善されたトランジスタ性能に対する複合スペーサライナー - Google Patents

Description

本発明は、トランジスタ性能の改善された半導体デバイス及びそれを可能とする方法論に関する。本発明は、特に、サブミクロン設計要素及び浅い接合深さを有する高速集積回路を備える高密度半導体デバイスの製造に適用可能である。

高密度及び高性能に対する要求がエスカレートした結果、半導体製造技術、特に、トランジスタ性能の向上及び動作速度の高速化に対する要求がシビアになってきている。トランジスタ性能は様々な要因によって決まるものであり、プラズマＣＶＤ中のように、例えば、基板が高温やプラズマに曝されるプラズマ蒸着技術のような製造過程における様々な処理工程により劣化しやすいものである。高速な動作速度のためには、約３．９以下といった比較的低い比誘電率を有する誘電体材料を使うことも必要とされる。ここで用いられる比誘電率（ｋ）の値は、真空の誘電率を１とし、それに基づいて得られるものである。

従来の製造技術の実装において、図１に示されるように、ゲート電極１１は、典型的には、例えばゲート酸化膜層のようなゲート誘電体層１２を介して半導体基板１０上に形成される。その後、イオン注入がされて、浅いソース／ドレイン領域１３が形成される。ゲート電極１１の側面上及び基板１０の上面上に酸化物ライナー１５が約５０Å〜２００Åの厚みで形成され、それによって、典型的には窒化シリコンで形成されるサイドウォールスペーサを形成するために後に行われるエッチング工程中において基板表面が保護される。参照符号１４は、典型的にはサイドウォールスペーサ１６の形成工程に続いて形成される通常ドープの又は高濃度（heavy）ドープのソース／ドレイン領域を示す。

図１に示されるような構造を形成する場合、従来の半導体製造技術の実装には、いくつかの難点がある。例えば、低圧ＣＶＤにより酸化シリコンライナー１５を蒸着する場合のように典型的には約７００度以上となる高温処理中においては、Ｐ型不純物のようなソース／ドレイン領域１３に注入されたドーパント不純物が酸化物ライナー１５中に拡散・分離してしまう。このようなソース／ドレイン領域からの拡散損失は、ソース／ドレイン領域の抵抗を高くしてしまうので、明らかな問題点である。この問題を解決しようとする従来の試みとしては、拡散損失を補償するため注入ドーズ量を増加させて、ＢやＢＦ_２といったドーパント不純物をイオン注入するものがある。しかしながら、この手法では、小型化に向かおうとする継続的努力に反する深い接合深さ（Ｘ_ｊ）が生じてしまうという問題がある。

従来のプラクティスにより生じてしまう他の問題点としては、次のことも挙げられる。すなわち、基板表面のダメージ防止用に酸化物ライナー１５を使うためには、酸化物ライナー１５に関して選択的にエッチングされ得る窒化シリコンや酸窒化シリコンといった材料を用いなければならないが、これらは約７を超える高い比誘電率（ｋ）を有している。

改善された性能、浅い接合深さ（Ｘ_ｊ）及び向上した動作速度を有するトランジスタを備える半導体装置及びそれを可能とする方法に対する継続的なニーズがある。とりわけ、約０．１２ミクロン以下のデザインルールで設計され、高信頼性トランジスタを有し高速な動作速度の高密度半導体デバイスに対するニーズがある。

本発明による利益の一つは、性能の改善されたトランジスタを有する高密度半導体装置である。

本発明による他の利益は、性能の改善されたトランジスタを有する高密度半導体装置を製造する方法である。

本発明による更なる利益及び本発明の他の特徴は以下に続く説明に記述され、以降の審査過程において部分的に当業者に明らかになるであろうし、本発明を実施することにより把握されるかもしれない。本発明による利益は、特許請求の範囲において特に明記したように実現され且つ得られても良い。

本発明の一の側面によれば、前述の利益その他の利益は部分的には次の半導体デバイスにより達成される。即ち、半導体デバイスは：基板の上面上にゲート誘電体層を介して設けられ且つ側面を有するゲート電極；該ゲート電極の前記側面上及び前記基板の前記上面上に設けられた酸化物ライナー；該酸化物ライナー上に設けられた窒化物ライナー；及び該窒化物ライナー上に設けられたサイドウォールスペーサ；を備えている。

本発明の他の側面は、半導体デバイスを製造する方法である。当該方法は：基板の上面上にゲート誘電体層を介して側面を有するゲート電極を形成するステップと；該ゲート電極の前記側面上及び前記基板の前記上面上に設けられた酸化物ライナー；及び該酸化物ライナー上に設けられた窒化物ライナー；を備える複合ライナーを形成するステップと；該複合ライナー上にサイドウォールスペーサを形成するステップ；とを備える。

本発明の実施例においては、非結合式（デカップルド）プラズマ蒸着法（decoupled plasma deposition）によりゲート電極の側面上及び基板の上面上に直に初期の酸化シリコンライナーを蒸着し、その酸化シリコンライナー上に直に非結合式プラズマ蒸着法により窒化シリコンライナーを蒸着し、その後、窒化シリコンライナー上にスペーサ材料からなる層を形成する。酸化シリコンライナー及び窒化シリコンライナーの非結合式プラズマ蒸着工程は、約４００℃以下の温度で行われ、それによって、浅いソース／ドレイン領域から不純物が拡散してしまうことを抑えるために、高温に基板を曝すことを極力避ける。その後、異方性エッチングが行われ、サイドウォールスペーサが形成される。その後、エッチングが行われて、窒化シリコン層及び酸化シリコン層のゲート電極の上面に当たる部分が選択的に除かれる。本発明の実施例においては、更に、二酸化シリコンからサイドウォールスペーサが形成され、それによって、窒化シリコンや酸窒化シリコンからなるサイドウォールスペーサを有する構造と比較して、最終構造におけるキャパシタンスを減ずることができ、動作速度を向上させることができる。

本発明による更なる利益及び本発明の更なる側面は、以下に続く詳細な説明から当業者に容易に明らかになるだろう。以下においては、本発明の最良の実施例のみが、単に本発明の実施を考慮した場合におけるベストモードの一例として、示され且つ記述されている。理解されるように、本発明は他の異なる実施例としても実現可能であり、本発明から逸脱しない限り、様々な明らかな点において細部を変形することも可能である。従って、図面及び説明は、本質的に例とみなされるべきであって、これらに限定されるべきではない。
図２乃至図４においては、同様な要素・部位については同様な参照符号で示してある。

本発明は、小型且つ高い信頼性ある半導体デバイスに対する継続的要求に応えるものである。本発明は、ゲート電極の側面上及び基板の上面上に従来の酸化物ライナーと比較して酸化／窒化物複合ライナーを最大限の効果が得られるよう形成することで、従来の窒化シリコンや酸窒化シリコンからなるサイドウォールスペーサよりも低い比誘電率（ｋ）を有する酸化物サイドウォールスペーサを用いることができ、動作速度の改善も併せて可能とすることにより、改善された性能のトランジスタを有する半導体デバイス及びそれを可能とする方法論を提供する。本発明の実施例においては、更に、約４００℃以下といった比較的低い温度で行われる非結合式プラズマ蒸着技術により酸化物ライナー層及び窒化物ライナー層を蒸着し、それにより、約２００Å乃至約３００Åといった比較的浅い接合深さ（Ｘｊ）を維持しつつ、例えばＢやＢＦ_２といったＰ型不純物のような不純物の拡散を激減させる。更に、酸化物ライナーは分離による不純物損失を最小化するために任意の厚さに形成することができる一方、非結合式プラズマ窒化層はスペーサのエッチング時にエッチングストッパとして十分に機能するように厚く形成することができる。

非結合式プラズマ蒸着は、基本的には、隔離チャンバのように、実際に蒸着が行われる領域又はチャンバから離れた領域又はチャンバにおいてプラズマを生成させる技術を備えている。プラズマの生じた気体は、蒸着領域又は蒸着チャンバに移送される。従って、プラズマが発生した温度よりも低い温度で、蒸着を行うことができる。このように低い温度で処理することにより、浅いソース／ドレイン領域からの不純物拡散を防止し、それによって、接合深さを小さく保つことができる。更に、非結合式プラズマ蒸着を行うことにより、基板はプラズマ状態には曝されず、それにより、基板のダメージを最小化することができ、併せて、トランジスタの性能及び信頼性を改善することもできる。このように、非結合式プラズマ蒸着法で酸化物ライナー及び窒化物ライナーを蒸着することにより、プラズマを生成したチャンバと同じチャンバでライナーを蒸着する場合のようなプラズマ状態や高い温度に、生成したプラズマ内に基板を配置した場合のように、基板を曝すことはない。そして、酸化物ライナー部は非常に薄くすることができ、酸化物ライナー中におけるドーパントの分離を最小化することができる。

本発明の実施例において、約４００℃以下で非結合式プラズマ蒸着法により、ゲート電極の側面上及び基板の上面上に初期の酸化シリコンライナーを約１０Å〜約５０Åといった最小厚みで蒸着し、続いて、イオン注入を行って浅いソース／ドレイン領域を形成する。その後、約４００℃以下で非結合式プラズマ蒸着法により、酸化シリコンライナー上に窒化シリコンライナーを約５０Å〜約２００Åといった適当な厚みで蒸着する。酸化シリコンライナー及び窒化シリコンライナーは実質的にコンフォーマルである。その後、二酸化シリコンのような実質的にコンフォーマルなスペーサ層が蒸着される。複合ライナーにおける窒化シリコン部が、サイドウォールスペーサ形成のための異方性エッチング時においてエッチングストッパとして機能することは利点である。続いて、従来の手法に従って、通常ドープの又は高濃度ドープのソース／ドレイン注入形成及び活性化アニーリングといった工程が行われる。その後、従来のシリサイド形成の前に、選択的エッチングが行われて、窒化シリコンライナー部及び酸化シリコンライナー部のゲート電極及びシリコン基板の上面に当たる部分が除去される。

初期の酸化シリコンライナー及びその上に形成された窒化シリコンライナーが従来の如何なる蒸着技術によって蒸着されたとしても、例えば、二酸化シリコンのような低い比誘電率（ｋ）を有する材料を選択し得るといったようにサイドウォールスペーサ材料の選択において融通が利くという点は理解されるべきである。しかしながら、複合ライナーの酸化シリコンライナー及び窒化シリコンライナーを非結合式プラズマ蒸着することにより、基板はプラズマ状態に曝されず、トランジスタの性能においても改善が見られる。更には、非結合式プラズマ蒸着工程において低温を用いること（及び薄膜酸化ライナー部を用いること）により、Ｂのようなドーパント不純物が浅いソース／ドレイン領域から不要に拡散・分離してしまうことを避けることができる。

図２乃至図４には、本発明の一実施例が示されている。図２を参照して、典型的にはドープされた多結晶からなるゲート電極２１が、半導体基板上に形成されたエピタキシャル層又はウェル領域である単結晶シリコンであって典型的にはドープされた単結晶シリコンからなる基板２０上に形成される。ゲート電極２１をマスクとして用い、基板にＢのような不純物をイオン注入して、浅いソース／ドレイン領域２３を形成する。その後、非結合式プラズマ蒸着法により約４００℃未満で約１０Å〜約５０Åの厚みとなるように初期の酸化シリコン層２４を蒸着する。続いて、非結合式プラズマ蒸着法により約４００℃未満で酸化シリコン層２４上に約５０Å〜約２００Åの厚みとなるように窒化シリコン層２５を蒸着する。このような低温非結合式プラズマ蒸着工程において、基板２０がプラズマ状態に曝されず、それにより、トランジスタの性能も改善されることは利点である。更に、非結合式プラズマ蒸着工程において低温を用い且つ薄い酸化ライナーを用いることで、浅いソース／ドレイン領域２３からＢが複合ライナー２４，２５に拡散してしまうことを避けることができ、従って、約２００Å〜約３００Åといった浅い接合深さ（Ｘ_ｊ）を形成し且つ維持することが可能となる。

続いて、図３に示されるように、二酸化シリコンのようなスペーサ材料３０の層が蒸着される。その後、図４を参照すると、異方性エッチングが行われてサイドウォールスペーサ４０が形成される。このサイドウォールスペーサの厚みは典型的には、基板表面に垂直な方向において、約６００Å〜約１，２００Åである。窒化シリコン層２５がサイドウォールスペーサ４０形成のためのエッチング工程においてエッチングストッパとして機能し、それによって基板２０がダメージを負うことが避けられる点は利点である。この処理に続いて、ゲート電極２１及び基板２０の上面から、例えばＨＦを用いたエッチングやＢＯＥ（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈ）により窒化シリコン層２５の一部を選択的に除去し、その後、例えば熱燐酸を用いて酸化シリコン層２４を除去する。ゲート電極２１の上面から窒化シリコン層２５の一部及び酸化シリコン層４０の一部を除去する工程の前に又は後に、イオン注入が行われ、通常ドープ又は高濃度ドープのソース／ドレイン領域４１が形成されて、図４に示されるような構造が得られる。

他の発明性ある態様として、例えば約１．８〜約２．５といった許容しうるレンジ内にＮ／Ｐ駆動電流比を有するＣＭＯＳデバイスの形成がある。この目的は、電子とホール（正孔）の移動度が平均化されるように、歪Ｓｉ（ｓｔｒａｉｎｅｄ Ｓｉ）キャップ層と基板との間の層内におけるＳｉ，Ｇｅ及びＣの量が調整されるといった実施例により達成される。歪量は、トランジスタのマッチングを維持するような特定の組成比調整によって設計されうる。例えば、図５を参照すると、典型的にはＳｉからなる基板上に形成されたｐチャネルトランジスタ及びｎチャネルトランジスタからなるＣＭＯＳ構造が模式的に示されている。Ｓｉ−Ｇｅ−Ｃからなる層５１はＳｉ基板５０上に形成されており、歪Ｓｉ層５２は層５１上に形成されている。層５１は、例えば約１００Å〜約２００Åといったような適切な厚みに形成されても良く、一方、層５２は、例えば約１００Å〜約３００Åといったような適切な厚みに形成されても良い。ｐチャネルトランジスタは、ゲート誘電体層５３Ａ上に形成されたゲート電極５４Ａを備えると共に、浅いソース／ドレイン領域５６Ａと、典型的にはサイドウォールスペーサ５５Ａ形成後に形成された通常ドープ又は深いドープのソース／ドレイン領域５７Ａとを備えている。ｎチャネルトランジスタは、ゲート誘電体層５３Ｂ上に形成されたゲート電極５４Ｂを備えると共に、浅いソース／ドレイン領域５６Ｂと、典型的にはサイドウォールスペーサ５５Ｂ形成後に形成された通常ドープ又は深いドープのソース／ドレイン領域５７Ｂとを備えている。これに代えて、イオン注入をサイドウォールスペーサ形成のエッチングの前に行っても良い。層５１は、約６０〜約９０原子百分率のＳｉ（シリコン）と、約１０〜約４０原子百分率のＧｅ（ゲルマニウム）と、約１〜約１０原子百分率のＣ（炭素）とを備えている。このような組成比となるようにＳｉ，Ｇｅ及びＣの量を調整することにより、Ｓｉ層５２における歪が調整されて電子の移動度とホールの移動との平均化が図られ、それによって、Ｎ／Ｐ駆動電流比が約１．８若しくは、例えば約１．８〜２．５といった許容しうる範囲内に維持されることとなる。

本発明は、酸化シリコンからなるサイドウォールスペーサを採用することにより、改善されたトランジスタ性能及び例えば約２００Å〜約３００Åといった浅い接合深さ（Ｘ_ｊ）を呈すると共に、キャパシタンスが減じられ、従って、動作速度が高速化された半導体装置を製造することを可能とする。本発明の実施例においては、ライナーの蒸着工程中において基板が高温やプラズマ状態に曝されることが避けられ、それに伴い、小型化を図るという継続的努力に一致しつつトランジスタの性能を改善することができる。

本発明は、あらゆるタイプの半導体デバイスの製造において工業的有用性を享受する。本発明は、特に、約０．１２ミクロン以下といったデザインルールで設計され動作速度の向上が図られた高密度半導体デバイスを製造する工業的有用性を享受する。

前述の説明において、本発明の深い理解を提供するために、特定の材料、構造、反応物質、工程などといったように多数の特定の詳細内容が提示されていたが、本発明は、かかる特定の詳細内容に頼ることなく実施することが可能である。なお、本発明を不必要に分かりにくくするのを避けるために、周知の処理材料及び技術については説明されていなかった。

本開示においては、発明の好ましい実施例とその汎用性についての僅かな例のみが示され説明されている。本発明が様々な他の組み合わせ及び環境において利用可能であり且つここに示されたような本発明の概念の範囲内において変更又は修正可能なものであるということは理解されるべきである。

図１は、従来のトランジスタ構造を模式的に示す。 図２は、本発明の実施例による方法におけるステップを模式的に示す。 図３は、本発明の実施例による方法におけるステップを模式的に示す。 図４は、本発明の実施例による方法におけるステップを模式的に示す。 図５は、他の発明性ある態様を模式的に示す。

Claims (4)

1. 基板の上面上にゲート誘電体層を介して、側面を有するゲート電極を形成するステップと、
   前記ゲート電極をマスクとして用い、Ｐ型不純物をイオン注入して前記基板の前記上面内に浅いソース／ドレイン領域を形成するステップと、
   前記浅いソース／ドレイン領域を形成した後、前記ゲート電極の側面上および前記基板の上面上に設けられた酸化物ライナーおよび前記酸化物ライナー上に設けられた窒化物ライナーを備える複合ライナーを形成するステップと、
   前記複合ライナー上にサイドウォールスペーサを形成するステップとを含む半導体デバイス製造方法において、
   前記酸化物ライナー及び前記窒化物ライナーは非結合式プラズマ蒸着法によって４００℃以下の温度で形成される、ことを特徴とする半導体デバイス製造方法。
2. 前記酸化物ライナーは酸化シリコンを含み、前記窒化物ライナーは窒化シリコンを含み、前記サイドウォールスペーサは酸化シリコンから構成される、請求項１記載の半導体デバイス製造方法。
3. 前記浅いソース／ドレイン領域が２００から３００Åの接合深さ（Ｘ_ｊ）を持つように前記浅いソース／ドレイン領域を形成するステップを含む、請求項１記載の半導体デバイス製造方法。
4. 前記酸化物ライナーが１０から５０Åの厚みを持つように前記酸化物ライナーを形成する、請求項１または２記載の半導体デバイス製造方法。

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