JP4664557B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 99
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 88
- 239000012535 impurity Substances 0.000 claims description 42
- 150000002500 ions Chemical class 0.000 claims description 28
- 238000000151 deposition Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000012298 atmosphere Substances 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 238000000638 solvent extraction Methods 0.000 claims description 2
- 238000005280 amorphization Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 55
- 229920005591 polysilicon Polymers 0.000 description 55
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 17
- 230000000694 effects Effects 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 238000002955 isolation Methods 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 125000001475 halogen functional group Chemical group 0.000 description 13
- 239000010410 layer Substances 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 12
- 230000008021 deposition Effects 0.000 description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 9
- 229910052757 nitrogen Inorganic materials 0.000 description 9
- 238000010926 purge Methods 0.000 description 9
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000000370 acceptor Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002829 nitrogen Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
- H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L21/26—Bombardment with radiation
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- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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Description
【技術分野】
この発明は、半導体装置の製造方法、および、その製造方法で製造された半導体装置に関し、より詳しくは、短チャネル効果を抑制して電流駆動力を増加させることができるソース,ドレイン積み上げ型FET(電界効果トランジスタ)およびその製造方法に関する。
【0002】
【背景技術】
近年、MOS(金属酸化膜半導体)FETのゲート長が短くなるにつれて、急激に閾値電圧が低くなることで代表される所謂短チャネル効果が問題となってきている。そして、この短チャネル効果を抑制するために、ソース,ドレイン領域の浅接合化が求められている。ところが、単にソース,ドレイン領域を浅くするだけでは、これらの領域の抵抗が増大してしまう。そこで、ソース,ドレイン領域を基板表面よりも上方に積み上げたソース,ドレイン積み上げ型トランジスタが注目されてきている。この構造では、実質的に接合を浅くし、且つ、抵抗も低くしてソース,ドレイン領域を形成することができるのである。
【0003】
図6に、従来のソース,ドレイン積み上げ型トランジスタの作成方法を示す。先ず、図6(a)に示すように、従来の方法によって、半導体基板1上に、ゲート酸化膜2を介してゲート電極3を形成し、さらにゲートキャプ絶縁膜4を積層する。そして、ゲート電極3の横に絶縁性サイドウォール5を形成する。6は素子分離領域である。
【0004】
その後、図6(b)に示すように、上記半導体基板1上における絶縁性サイドウォール5と素子分離領域6との間にシリコン膜7を選択成長させて、後にソース,ドレイン領域となるべきシリコン膜7を半導体基板1の表面上に積み上げる。以後、図6(c)に示すように、シリコン膜7にソース,ドレイン不純物を注入してソース,ドレイン領域8とすると共に、熱処理によって半導体基板1内に上記不純物を拡散させて、半導体基板1内にもソース,ドレイン領域8を形成する。こうして、ソース,ドレイン積み上げ型トランジスタが形成される。
【0005】
しかしながら、上記従来のソース,ドレイン積み上げ型トランジスタには、以下のような問題がある。すなわち、ソース,ドレイン7を半導体基板1の表面上に積み上げる際に、単結晶シリコンをエピタキシャル成長するのであるが、その際に、絶縁性サイドウォール5との境界および素子分離領域6との境界にファセット10が生ずる。このファセット10の存在によって、図6(c)に示す如く、ソース,ドレイン不純物注入時に、半導体基板1内のソース,ドレイン領域8における両端部11に深く不純物が注入されてしまい、浅い接合を形成することが非常に困難であるという問題がある。
【0006】
さらに、積み上げソース,ドレイン領域8の抵抗を低減させるために表面をシリサイド化させるのであるが、その場合に、積み上げ層が薄くなっているゲート端部で、半導体基板1中までシリサイドが形成されてしまい、接合特性を悪化させるという問題もある。
【0007】
上述したように、従来の方法でソース,ドレイン7を積み上げると、ファセット10が生ずるために良好な接合を形成することが非常に困難である。そこで、ファセット10の影響を改善する方法として、例えば特開平11−74507号公報に開示されているように、上記ファセット10をポリシリコン等で埋め込むなどの方法がある。しかしながら、ポリシリコンの堆積およびエッチバック等の工程が必要となり、製造工程が複雑になるという問題がある。
【0008】
さらに、上記ソース,ドレイン7の積み上げに単結晶シリコンを用いているので、上記のファセット10による問題があるばかりでなく、単結晶シリコン膜7の厚さの製造ばらつきに対応して、ソース,ドレイン領域8における半導体基板1との接合深さもばらつくという問題もある。尚、この単結晶シリコン膜7の厚さのばらつきに起因するソース,ドレイン接合深さのばらつきの問題は、単結晶シリコンの代りにポリシリコンを堆積することによって解決される。それは、ポリシリコンは堆積時にファセットを発生せず、且つ、ポリシリコンの不純物拡散係数は単結晶シリコンのそれに比べて早いので、ポリシリコン堆積膜の厚さの製造ばらつきはソース,ドレイン接合深さに殆ど影響を与えないためである。
【0009】
ところが、上記ポリシリコン堆積時に酸素を十分に排除した装置を用いなければ、半導体基板とポリシリコン堆積膜との間に不均一な自然酸化膜ができてしまい、この自然酸化膜が後に注入するソース,ドレイン不純物の拡散バリアとなるために、良好な接合を得ることができないという問題がある。そこで、シリコンの堆積は、酸素を十分に排除した状況で行わなければならない。ところが、酸素を十分に排除した場合には、半導体基板上に何も表面処理を施さなければ、ポリシリコンは半導体基板の結晶方位を受け継いでエピタキシャル成長してしまうため、所望のポリシリコン膜を得ることができないという別の問題が発生する。
【0010】
【発明の開示】
そこで、この発明の目的は、ソース,ドレイン浅接合化に有利なようにポリシリコン等の多結晶導電性膜を堆積できるソース,ドレイン積み上げ型の半導体装置の製造方法を提供することにある。
【0011】
上記目的を達成するため、本発明の半導体装置の製造方法は、第1導電型の半導体基板またはウェル領域の表面を区画して活性領域を形成し,この活性領域上にゲート酸化膜を形成する工程と、上記ゲート酸化膜上にゲート電極を形成する工程と、上記ゲート電極の側壁に絶縁性サイドウォールを形成する工程と、上記絶縁性サイドウォールを形成する工程の後、上記半導体基板あるいはウェル領域の活性領域におけるソース領域およびドレイン領域となる部分の表面にイオンを注入してアモルファス化させる工程と、上記アモルファス化させる工程の後、上記ゲート酸化膜,ゲート電極,絶縁性サイドウォールが形成された半導体基板あるいはウェル領域の表面に多結晶導電性膜を堆積させる工程と、上記多結晶導電性膜にエッチバックを行って,上記絶縁性サイドウォールの側面に導電性サイドウォールを形成する工程と、第2導電型高濃度不純物を上記導電性サイドウォール中に注入する工程と、熱処理を行って,上記導電性サイドウォール中に注入された第2導電型高濃度不純物を上記半導体基板あるいはウェル領域内に拡散させ,上記ソース領域およびドレイン領域を形成する工程を備えたことを特徴としている。
【0012】
上記構成によれば、第1導電型の半導体基板あるいはウェル領域の活性領域におけるソース領域およびドレイン領域となる部分の表面がアモルファス化されるため、上記半導体基板あるいはウェル領域の表面に多結晶導電性膜を堆積させる際に単結晶導電性膜がエピタキシャル成長することが無く、ファセットのない所望の多結晶導電性膜が堆積される。したがって、上記半導体基板あるいはウェル領域が単結晶半導体基板である場合に、多結晶導電性膜と単結晶半導体との不純物拡散定数の違いを利用して、上記ソース領域およびドレイン領域における上記半導体基板あるいはウェル領域との接合深さが均一に設定される。
【0013】
一実施形態においては、上記活性領域表面に注入するイオンは、上記第1導電型の半導体基板あるいはウェル領域よりも不純物濃度が高い上記第1導電型のイオンである。
【0014】
上記構成によれば、上記半導体基板あるいはウェル領域の表面をアモルファス化させる際に、第1導電型の半導体基板あるいはウェル領域よりも不純物濃度の高い上記第1導電型のイオンが注入されるため、このイオン注入領域の一部によってハロー領域が形成される。したがって、上記ハロー領域によって短チャネル効果が抑制される。
【0015】
上記多結晶導電性膜の堆積は、酸素濃度が1ppm以下の雰囲気下で行うことが望ましい。
【0016】
この構成によれば、上記半導体基板あるいはウェル領域と導電性サイドウォールとの界面には酸化膜が形成されない。したがって、後にソース領域およびドレイン領域が形成される際に、上記導電性サイドウォール中に注入された第2導電型高濃度不純物が、上記半導体基板あるいはウェル領域中にスムーズに熱拡散されて、上記ソース領域およびドレイン領域における上記半導体基板あるいはウェル領域との接合深さが更に均一に設定される。
【0017】
【0018】
【0019】
【0020】
【0021】
【0022】
【0023】
【発明を実施するための最良の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【0024】
<第1実施の形態>
図1は、本実施の形態の半導体装置としてのnチャネルMOSFETの製造方法を示す。尚、本実施の形態は、nチャネルに限らずpチャネルMOSFETの製造方法にも適用可能である。以下、図1に従って上記nチャネルMOSFETの製造方法について説明する。なお、図1および残りの図面はすべて断面図であるが、図を簡単にするためにハッチングを省略している。
【0025】
先ず、図1(a)に示すように、p型半導体基板(シリコン基板)(あるいは半導体基板のp型ウェル領域)21上に素子分離領域22を形成して区画し、上記素子分離領域22に囲まれた活性領域を形成する。尚、p型半導体基板21をp型ウェル領域とする場合には、例えば、5E16/cm3〜1E18/cm3つまり5×1016/cm3〜1×1018/cm3の不純物濃度で、深さ1μm程度のp型ウェル領域を形成する。また、本nチャネルMOSFETを用いてCMOS(相補型金属酸化膜半導体)を形成する場合には、p型半導体基板21上に、別途、ソース,ドレイン領域とは逆導電型のウェル領域を形成しても良い。
【0026】
その後、活性領域に、ゲート酸化膜23(膜厚2.5nmの酸窒化シリコン膜)、ゲート電極24(高さ200nm、幅0.15μm(ゲート長)のポリシリコン膜)、ゲートキャップ絶縁膜25(膜厚150nmのシリコン酸化膜:これに限らない)を順次形成する。次に、酸化して上記ゲート電極24の側壁に膜厚10nm程度のシリコン酸化膜26を形成した後に、シリコン窒化膜等で成る絶縁膜27を全面に堆積(膜厚60nm)する。その後、p型半導体基板21と素子分離領域22とを後のエッチング工程による損傷から保護するために、ゲート近傍領域以外にレジスト膜28を形成する。そうした後、絶縁膜27をエッチバックすることによって、絶縁性サイドウォール29と、p型半導体基板21と素子分離領域22とを保護するための絶縁膜30とを同時に形成する。
【0027】
尚、本実施の形態においては、上記ゲート電極24をポリシリコンで形成しているが、これに限定するものではない。例えば、ポリシリコン膜とチタンシリサイド,タングステンシリサイド,コバルトシリサイド等の高融点金属シリサイド膜との2層膜、ポリシリコン膜とタングステン等の高融点金属膜との2層膜、窒化チタン,タングステン等の高融点金属の単層で形成してもよい。
【0028】
また、本実施の形態においては、上記ゲート電極24の側壁絶縁膜を、熱酸化膜(シリコン酸化膜26)とシリコン窒化膜(絶縁性サイドウォール29)との2層膜で形成しているが、CVD(化学蒸着)酸化膜とシリコン窒化膜の2層膜、CVD酸化膜の単層膜、シリコン窒化膜の単層膜等で形成しても良い。
【0029】
次に、図1(b)に示すように、上記ゲート電極24をマスクにしてBF2イオンを注入し、p型半導体基板21におけるソース,ドレインとなる部分31をアモルファス化させる。このように、ソース,ドレインとは逆導電タイプの不純物であるBF2イオンを注入することは、空乏層の伸びを抑えて、短チャネル効果を抑制する働きがあるハロー(halo)領域32を形成する働きもある。このとき、傾斜角度を0度〜60度とし、5keV〜130keVのエネルギーを加えて、拡散層領域としてのハロー領域32が5×1017/cm3〜1×1019/cm3の不純物成分を有するようにBF2イオンを注入する。
【0030】
尚、本実施の形態においては、上記p型半導体基板21の表面をアモルファス化させるためにBF2イオンを注入したが、この発明はこれに限定されるものではない。例えば、Bイオン、Inイオン、SiイオンやArイオン等を注入しても良い。ただ、Bイオンは、BF2イオンよりも軽元素のため、上記不純物濃度を得るための注入量程度では、アモルファス化することは困難である。したがって、Bイオンを用いる場合は、Bイオン注入の前後どちらでも良いので、SiやArイオンなどの質量の大きい分子を注入する必要がある。傾斜角度及び注入量はBF2イオンと同じで、BイオンとInイオンは、それぞれ5keV〜30keV、5keV〜200keVのエネルギーを加えて注入する。
【0031】
次に、上記不純物注入によってアモルファス化された部分31を含むp型半導体基板21全面に、ポリシリコンを堆積する。本実施の形態においては低圧CVD法により酸素濃度が1ppm以下の雰囲気で堆積した。ここで、上述したように、上記不純物注入によってp型半導体基板21をアモルファス化させることによって、CVD法によって堆積されるシリコン膜がp型半導体基板21であるシリコン基板の結晶方位を受け継いでエピタキシャル成長するのを防いでいる。
【0032】
もし、上記不純物を注入することなくポリシリコンを堆積しようとすると、シリコン膜がシリコン基板結晶方位を受け継いでエピタキシャル成長してしまう。その結果、エピタキシャル成長領域(つまり単結晶シリコン)中の不純物の拡散がポリシリコン中の不純物の拡散速度と比較して著しく遅いために、エピタキシャル成長膜厚のばらつきによって、接合深さが左右されることになる。
【0033】
ところが、予め上記不純物を注入してp型半導体基板21をアモルファス化しておけば、シリコン堆積時にポリシリコンを堆積することができ、不純物の拡散が単結晶シリコン(エピタキシャル成長膜)の場合よりも早いことを利用して、ポリシリコンの堆積膜厚ばらつきに殆ど左右されない浅い接合を形成することができるのである。
【0034】
また、本ポリシリコン膜を堆積する際に、p型半導体基板21の活性領域表面と堆積したポリシリコン膜との界面に、自然酸化膜が形成されることを極力排除する方法でポリシリコン膜を被着することが重要となる。もし、図2に示すように、半導体基板41の活性領域表面と堆積したポリシリコン膜42との界面に自然酸化膜43が形成されている場合には、後の工程で、イオン注入法によってポリシリコン膜42中にドナーまたはアクセプタとなる不純物を導入した後、熱拡散によって半導体基板41中へ上記不純物を拡散させる際に、この自然酸化膜43が拡散バリアとなって均一な不純物拡散が阻害され、ソース,ドレイン接合深さが不均一になり、トランジスタ特性がばらつく原因になるのである。尚、44は、ソース,ドレイン領域である。
【0035】
本実施の形態においては、予備真空排気室と、露点が常に−100℃に保たれた窒素パージ室と、堆積炉を備えた低圧CVD(LPCVD)装置によって、p型半導体基板21の活性領域表面と堆積したポリシリコン膜との界面に自然酸化膜を成長させることなく、上記ポリシリコン膜を堆積可能にしている。
【0036】
具体的には、上記ポリシリコン膜を堆積する直前にフッ酸系の溶液でp型半導体基板21全面を洗浄し、自然酸化膜を一旦除去した後、予備真空排気室に搬送する。次に、搬送時の大気雰囲気を一旦真空排気した後、窒素雰囲気に置換し、露点が常に−100℃に保たれる窒素パージ室に搬送する。この窒素パージ室の役割は、ウェハ表面に吸着した水分子を窒素パージによって完全に除去することである。ウェハ表面に吸着した水分子を真空中で除去することは不可能であり、窒素パージによって完全に除去できることが実験から明らかになっている。
【0037】
通常のLPCVD装置においては、除去されていない水分子をウェハ表面に吸着させたまま堆積炉へと搬送される。通常、ポリシリコン膜の堆積は、550℃から700℃程度の温度下で行う。そのため、高温堆積炉にウェハを搬送する際に、ポリシリコン膜が堆積する前に、吸着水分子の酸素成分がシリコンウェハと反応してしまい、シリコンウェハ表面に自然酸化膜を形成させてしまう。これによって、p型半導体基板21の活性領域表面と堆積したポリシリコン膜との界面に、自然酸化膜が形成されるのである。
【0038】
これに対して、本実施の形態におけるLPCVD装置では、上述したように、露点が常に−100℃に保たれた窒素パージ室において完全に吸着水分子を除去した後に堆積炉へ搬送するため、自然酸化膜を形成すること無くポリシリコン膜を堆積することが可能となっている。本実施の形態においては、こうして約300nm〜500nmのポリシリコン膜を堆積した。
【0039】
その後、図1(c)に示すように、上記堆積したポリシリコンをエッチバックすることによって、ポリシリコンサイドウォール33を形成する。その場合、p型半導体基板21と素子分離領域22との保護層である絶縁膜30が存在することによって、p型半導体基板21に対してエッチング損傷を与えずに上記ポリシリコン層のエッチバックを行うことができるのである。
【0040】
次に、図1(d)に示すように、高濃度n型不純物イオンを上記ポリシリコンサイドウォール33中に注入し、その後、熱処理によってp型半導体基板21内にもn型イオンの不純物を拡散させて、ポリシリコンサイドウォールおよびp型半導体基板21中の接合部分で成るソース,ドレイン領域34を形成する。また、ソース,ドレイン領域34におけるp型半導体基板21との接合部分とp型半導体基板21におけるチャネル領域との境界部分には、ハロー領域32が形成される。その場合、上記熱処理は、上記不純物イオンがポリシリコンサイドウォール33の幅程度に広がるように十分に行うことによって、ソース,ドレイン積み上げ型の半導体装置が完成する。
【0041】
このように、本実施の形態においては、p型半導体基板21上における素子分離領域22で区画された活性領域に、ゲート酸化膜23,ゲート電極24およびゲートキャップ絶縁膜25を順次積層し、その両側に絶縁性のサイドウォール29を形成する。そして、BF2イオンをp型半導体基板21のソース,ドレインとなる部分31に注入して、p型半導体基板21の表面をアモルファス化させる。こうして、p型半導体基板21の表面をアモルファス状にするので、ソース,ドレイン積み上げ時に単結晶シリコンがエピタキシャル成長することがなく、浅接合作成上有利なポリシリコンを堆積することができる。
【0042】
また、上記p型半導体基板21の表面をアモルファス化させる際に、ソース,ドレインと逆導電型であるBF2イオンを用いるので、空乏層の伸びを抑えて、短チャネル効果を抑制する働きがあるハロー領域32を形成することができる。
【0043】
さらに、上記p型半導体基板21上にポリシリコンを堆積してソース,ドレイン積み上げる際に、予備真空排気室と露点が常に−100℃に保たれた窒素パージ室を通過させている。こうして、ウェハ表面に吸着した水分子を窒素パージによって完全に除去するので、p型半導体基板21の活性領域表面と堆積したポリシリコン膜との界面に、自然酸化膜が成長することはない。したがって、後にソース,ドレイン領域34形成時にポリシリコンサイドウォール33中に導入した不純物を熱拡散によってp型半導体基板21中に拡散させる際に、上記自然酸化膜が拡散バリアとなってソース,ドレイン接合深さが不均一になることを防止できる。こうして、ソース,ドレイン領域34におけるp型半導体基板21との均一な厚さの浅い接合を形成することができるのである。
【0044】
尚、本実施の形態においては、上記ポリシリコンサイドウォール33を形成した後、直にソース,ドレイン注入を行ったが、ソース,ドレイン注入前にアニール工程を加えても差し支えない。アニール工程を加えることによって、p型半導体基板21をアモルファス化させるためのBF2イオン注入時に生じたp型半導体基板21の欠陥が回復し、熱処理によるソース,ドレイン領域34形成時にp型半導体基板21中にn型不純物が拡散することが抑えられ、更に浅い接合を形成することが可能になるのである。
【0045】
さらに本発明には以下のような効果がある。
【0046】
本実施例では、ゲート長0.15μmのトランジスタについて記述したが、さらに素子の微細化が進み、ゲート長が0.1μm以下になってくると、ゲート電極をマスクにして行われるBF2イオンの注入は、斜めから注入しているためチャネル領域の全域に注入されるようになる。そうすると、ゲート電極形成前に行っているしきい値電圧制御用の注入工程が不要になる。要するに、0.1μm以下の微細な素子の場合、短チャネル効果及びエピタキシャル成長を抑制するためのBF2イオン注入は、しきい値電圧制御用の注入工程を兼ねることができるので、工程を大幅に削減することができる。本発明の効果は、微細化が進むにつれて大きくなる。
【0047】
以上、本実施の形態においては、nチャネルMOSFETを例に説明したが、pチャネルMOSFETであっても同様に形成可能である。
【0048】
また、本実施の形態においては、p型半導体基板21の表面をアモルファス化する場合のBF2イオン注入を、ゲート電極24の側壁に絶縁性のサイドウォール29を形成した後に行っているが、これに限定するものではない。例えば、ゲート電極24の作成後に行ってもよい。
【0049】
また、本実施の形態においては、上記ポリシリコンを堆積させる前にウェハを露点が常に−100℃に保たれた窒素パージ室を通過させ、ウェハ表面に吸着した水分子を除去することによって、p型半導体基板21の活性領域表面と堆積したポリシリコン膜との界面に自然酸化膜が成長させないようにしている。しかしながら、上記自然酸化膜の成長防止はこれに限定されるものではない。要は、酸素濃度が1ppm以下の雰囲気下でポリシリコンを堆積すればよいのである。
【0050】
<第2実施の形態>
図3は、第1実施の形態に示すnチャネルMOSFETの製造方法によって作成されたnチャネルMOSFETの断面図である。図3において、p型半導体基板(あるいは半導体基板のp型ウェル領域)51上における素子分離領域52で区画された活性領域に、ゲート酸化膜53,ゲート電極54およびゲートキャップ絶縁膜55が積層されている。そして、ゲート電極54の両側には熱酸化膜56が形成され、さらにゲート酸化膜53,熱酸化膜56およびゲートキャップ絶縁膜55の積層体の両側に絶縁性サイドウォール57が形成されている。
【0051】
また、上記素子分離領域52上からp型半導体基板51上における活性領域にかけて絶縁膜58が形成され、絶縁性サイドウォール57の外側にはポリシリコンサイドウォール59が形成されている。ここで、ポリシリコンサイドウォール59にはn型高濃度不純物が注入されて、p型半導体基板51中まで拡散している。こうして、ポリシリコンサイドウォール59と上記活性領域における絶縁膜58下に形成されたn型高濃度不純物層60とで積み上げソース,ドレイン領域が形成されている。また、上記活性領域におけるソース,ドレイン領域60と、p型半導体基板51におけるチャネル領域との間には、p型不純物層であるハロー領域61が形成されている。
【0052】
上記構造においては、上記ゲート電極54とポリシリコンサイドウォール59との間のリーク電流およびキャパシタンスの増大を抑えるために、絶縁性サイドウォール57の厚みをある所定値以上に設定した場合でも、ソース,ドレイン領域59を積み上げると共に、ソース,ドレイン領域におけるp型半導体基板51との接合部60の深さを浅くして、ソース‐ドレイン間の抵抗を増加させることなく、短チャネル効果を抑制することができるのである。
【0053】
上記ハロー領域を有しない従来のnチャネルMOSFETでは、例えば、図4に示すように、ゲート電極65の側壁に形成されるゲート電極側壁絶縁膜サイドウォール66の膜厚aとソース,ドレイン領域67の接合深さbとの関係は、チャネルに対してオフセットとならないソース,ドレイン領域67を形成する場合は約0.7:1の関係となる。つまり、ゲート電極側壁絶縁膜サイドウォール66の膜厚aが決まれば、接合深さbの最小値が自動的に決まるのである。
【0054】
ところで、上記短チャネル効果は、ソース,ドレイン領域67の接合深さbによって支配的に決まる。したがって、あるデザインルール下において短チャネル効果を抑制するためには一義的に接合深さbが決まり、これによってゲート電極側壁絶縁膜サイドウォール66の膜厚aが一義的に決まる。つまり、設計自由度が無いことになる。これに対して、本nチャネルMOSFETの場合は、短チャネル効果の抑制をハロー領域61によって制御できるため、ゲート電極側壁絶縁性サイドウォール56,57の膜厚設計に自由度を持たせることができるのである。
【0055】
例えば、本実施の形態においては、ゲート長が0.15μmのトランジスタを設計した。その場合、図4に示すような従来のトランジスタにおいては、短チャネル効果を抑制するためにソース,ドレイン領域67の接合深さbは30nm程度に浅くする必要があり、必然的にゲート電極側壁絶縁膜サイドウォール66の膜厚aは約20nmもしくはそれ以下となる。これに対して、本実施の形態のトランジスタでは、例えばハロー領域61の濃度を5×1017/cm3〜1×1019/cm3とした場合は、ゲート電極側壁絶縁性サイドウォール56,57の膜厚を70nm程度の厚さにすることができる。言いかえると、より深い接合を形成しても短チャネル効果を抑制できる。その場合、ゲート電極54と積み上げられたソース,ドレイン59と間の単位ゲート幅(1μm)当りの容量は、従来の0.37fFに対して、0.16fF程度まで低減することが可能となる。
【0056】
したがって、上記ゲート電極54とソース,ドレイン59との間の寄生容量を低減して、本実施の形態によるnチャネルMOSFETに対する充電に要する容量が小さくなり、本実施の形態のnチャネルMOSFETを用いて設計した回路の動作速度を向上できるのである。
【0057】
尚、本実施の形態におけるnチャネルMOSFETは、p型半導体基板51の不純物濃度は5×1016/cm3〜1×1018/cm3であり、n型ソース,ドレイン領域60の不純物濃度は1×1020/cm3〜1×1022/cm3、ゲート電極54の高さおよび積み上げられたソース,ドレイン59の高さは200nmである。なお、ゲート電極側壁絶縁膜サイドウォールは10nmの熱酸化膜(シリコン酸化膜)56と60nmの絶縁性サイドウォール(シリコン窒化膜)57で形成した。尚、従来のnチャネルMOSFETは、比較のために、ゲート電極側壁絶縁膜サイドウォール66は10nmのシリコン酸化膜と15nmのシリコン窒化膜とした。従来のトランジスタの場合も、ゲート高さ及び積み上げられたソース,ドレイン領域の高さは、本実施の形態におけるトランジスタの場合と等しくして、上記容量を比較した。
【0058】
<第3実施の形態>
図5は、図3とは異なるnチャネルMOSFETの断面図である。図5において、p型半導体基板(あるいは半導体基板のp型ウェル領域)71上における素子分離領域72で区画された活性領域に、ゲート酸化膜73,ゲート電極74およびゲートキャップ絶縁膜75が積層されている。そして、ゲート電極74の両側には熱酸化膜76が形成され、さらにゲート酸化膜73,熱酸化膜76およびゲートキャップ絶縁膜75の積層体の両側に絶縁性サイドウォール77が形成されている。
【0059】
また、上記素子分離領域72上からp型半導体基板71における活性領域にかけて絶縁膜78が形成され、絶縁性サイドウォール77の外側にはn型不純物が注入されたポリシリコンサイドウォール79が形成されている。ポリシリコンサイドウォール79はソース,ドレイン領域の積み上げ部分を形成している。本実施の形態においては、ポリシリコンサイドウォール79表面のゲート電極74の長手方向への長さ(トランジスタゲート幅方向に対して垂直の方向への長さ=トランジスタゲート長方向への長さ)cは、絶縁性サイドウォール77と素子分離領域72との間の距離dよりも長くなっている。そして、上記活性領域にはn型不純物層であるソース,ドレイン領域80が形成され、ソース,ドレイン領域80とp型半導体基板71におけるチャネル領域との間にはp型不純物層であるハロー領域81が形成されている。
【0060】
このように、本実施の形態においては、半導体基板71内におけるソース,ドレイン領域80の幅を、第2実施の形態のnチャネルMOSFETの場合に比して短く(例えば1/9)している。したがって、ハロー領域81が存在することによるソース,ドレイン領域80とp型半導体基板71または半導体基板のp型ウェル領域71との間の容量増加を低下(例えば1/9に)でき、容量増加を抑えることができる。すなわち、本実施の形態によれば、第2実施の形態におけるnチャネルMOSFETの動作速度の高速化を図ることができるのである。
【図面の簡単な説明】
【図1】図1はこの発明の半導体装置の製造方法の一例を示す工程図である。
【図2】図2は活性領域表面とポリシリコン膜との界面に自然酸化膜が形成された場合の説明図である。
【図3】図3は図1に示す半導体装置の製造方法によって作成されたnチャネルMOSFETの断面図である。
【図4】図4はハロー領域を有しない従来のnチャネルMOSFETの断面図である。
【図5】図5は図3とは異なるnチャネルMOSFETの断面図である。
【図6】図6は従来のソース,ドレイン積み上げ型トランジスタの作成方法を示す工程図である。
Claims (3)
- 第1導電型の半導体基板(21、51、71)あるいはウェル領域の表面を区画して活性領域を形成し、この活性領域上にゲート酸化膜(23、53、73)を形成する工程と、
上記ゲート酸化膜上にゲート電極(24、54、74)を形成する工程と、
上記ゲート電極の側壁に絶縁性サイドウォール(29、57、77)を形成する工程と、
上記絶縁性サイドウォール(29、57、77)を形成する工程の後、上記半導体基板あるいはウェル領域の活性領域におけるソース領域およびドレイン領域となる部分(31)の表面にイオンを注入してアモルファス化させる工程と、
上記アモルファス化させる工程の後、上記ゲート酸化膜,ゲート電極,絶縁性サイドウォールが形成された半導体基板あるいはウェル領域の表面に多結晶導電性膜を堆積させる工程と、
上記多結晶導電成膜にエッチバックを行って、上記絶縁性サイドウォールの側面に導電性サイドウォール(33、59、79)を形成する工程と、
第2導電型高濃度不純物を上記導電性サイドウォール中に注入する工程と、
熱処理を行って、上記導電性サイドウォール中に注入された第2導電型高濃度不純物を上記半導体基板あるいはウェル領域内に拡散させ、上記ソース領域およびドレイン領域(34、60、80)を形成する工程
を備えたことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記活性領域表面に注入するイオンは、上記第1導電型の半導体基板あるいはウェル領域よりも不純物濃度が高い上記第1導電型のイオンであることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記多結晶導電性膜の堆積は、酸素濃度が1ppm以下の雰囲気下で行うことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25289299 | 1999-09-07 | ||
PCT/JP2000/006046 WO2001018877A1 (fr) | 1999-09-07 | 2000-09-06 | Dispositif a semiconducteur et son procede de fabrication |
Publications (1)
Publication Number | Publication Date |
---|---|
JP4664557B2 true JP4664557B2 (ja) | 2011-04-06 |
Family
ID=17243629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001522600A Expired - Fee Related JP4664557B2 (ja) | 1999-09-07 | 2000-09-06 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6677212B1 (ja) |
JP (1) | JP4664557B2 (ja) |
TW (1) | TW469648B (ja) |
WO (1) | WO2001018877A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6812523B1 (en) * | 2001-09-21 | 2004-11-02 | Wei-Kan Chu | Semiconductor wafer with ultra thin doping level formed by defect engineering |
US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
KR100488546B1 (ko) * | 2003-08-29 | 2005-05-11 | 삼성전자주식회사 | 트랜지스터의 제조방법 |
KR20050066872A (ko) * | 2003-12-27 | 2005-06-30 | 동부아남반도체 주식회사 | 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그제조 방법 |
KR100670401B1 (ko) * | 2003-12-27 | 2007-01-16 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 산화막 형성 방법 |
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- 2000-09-06 WO PCT/JP2000/006046 patent/WO2001018877A1/ja active Application Filing
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---|---|
TW469648B (en) | 2001-12-21 |
WO2001018877A1 (fr) | 2001-03-15 |
US6677212B1 (en) | 2004-01-13 |
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