JP2850974B2 - 半導体ポリシリコン層のドーピング方法とこれを用いたｐｍｏｓｆｅｔ製造方法 - Google Patents
半導体ポリシリコン層のドーピング方法とこれを用いたｐｍｏｓｆｅｔ製造方法Info
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3211—Nitridation of silicon-containing layers
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造技術
に係り、特に、半導体装置の動作を安定化させるための
ポリシリコン層のドーピング方法と、それを用いたＰＭ
ＯＳ型電界効果トランジスタ（以下、ＰＭＯＳＦＥＴと
称する）の製造方法に関するものである。
に係り、特に、半導体装置の動作を安定化させるための
ポリシリコン層のドーピング方法と、それを用いたＰＭ
ＯＳ型電界効果トランジスタ（以下、ＰＭＯＳＦＥＴと
称する）の製造方法に関するものである。
【０００２】
【従来の技術】従来技術により、ＣＭＯＳプロセスにお
いてＰＭＯＳＦＥＴを製造する場合に、ソース／ドレイ
ン領域にＢＦ2イオンの打込み工程が必要であった。こ
れに関しては、例えば、アイ トリプル イー、第３７
巻、８号（８月）、１９９０年発行、に記載されてい
る。ここで、硼素イオンよりもＢＦ2イオンが多く用い
られるのは、そのイオンが重いために、極めて薄いソー
ス／ドレイン接合を形成することができ、半導体素子と
しての性能を向上させることができるからである。ま
た、半導体基板の表面に形成されたチャンネルを有し、
かつ、Ｐ+でドーピングされたゲートをもつＰＭＯＳＦ
ＥＴが、チャンネルが埋没しているＰＭＯＳＦＥＴに比
べて優れている点は、素子としての短チャンネル特性に
優れ、また、ＢＦ2イオンの打込みによってソース／ド
レインとＰ+ゲートとを同時に形成することができ、製
造工程を単純化することができる点にある。
いてＰＭＯＳＦＥＴを製造する場合に、ソース／ドレイ
ン領域にＢＦ2イオンの打込み工程が必要であった。こ
れに関しては、例えば、アイ トリプル イー、第３７
巻、８号（８月）、１９９０年発行、に記載されてい
る。ここで、硼素イオンよりもＢＦ2イオンが多く用い
られるのは、そのイオンが重いために、極めて薄いソー
ス／ドレイン接合を形成することができ、半導体素子と
しての性能を向上させることができるからである。ま
た、半導体基板の表面に形成されたチャンネルを有し、
かつ、Ｐ+でドーピングされたゲートをもつＰＭＯＳＦ
ＥＴが、チャンネルが埋没しているＰＭＯＳＦＥＴに比
べて優れている点は、素子としての短チャンネル特性に
優れ、また、ＢＦ2イオンの打込みによってソース／ド
レインとＰ+ゲートとを同時に形成することができ、製
造工程を単純化することができる点にある。
【０００３】この従来技術によるＰＭＯＳＦＥＴは、次
の製造方法により製造されている。まず、シリコン基板
上に活性領域と素子分離領域とを形成した後に、全面に
ゲート酸化膜を成長させ、その上にゲート形成のための
ポリシリコン層を蒸着した後、これをゲート電極として
パターニングし、さらに、ゲートおよびソース／ドレイ
ン領域にＢＦ2イオンを打込んでＰ+ゲートとソース／ド
レイン領域とを同時に形成し、その後、一般的な工程で
コンタクトホールと金属配線とを形成する。図１に、上
記の従来技術により製造されたＰＭＯＳＦＥＴの断面図
を示す。まず、シリコン基板１１の上にゲート酸化膜１
２が形成され、その上にポリシリコンのゲート１３が蒸
着されパターニングされる。そして、ＢＦ2イオンの打
込みにより、同時に、Ｐ+でドーピングされたソース／
ドレイン領域とゲートとが形成される。ここで、ソース
とドレインとの間には、チャンネル領域Ｃが存在してい
る。
の製造方法により製造されている。まず、シリコン基板
上に活性領域と素子分離領域とを形成した後に、全面に
ゲート酸化膜を成長させ、その上にゲート形成のための
ポリシリコン層を蒸着した後、これをゲート電極として
パターニングし、さらに、ゲートおよびソース／ドレイ
ン領域にＢＦ2イオンを打込んでＰ+ゲートとソース／ド
レイン領域とを同時に形成し、その後、一般的な工程で
コンタクトホールと金属配線とを形成する。図１に、上
記の従来技術により製造されたＰＭＯＳＦＥＴの断面図
を示す。まず、シリコン基板１１の上にゲート酸化膜１
２が形成され、その上にポリシリコンのゲート１３が蒸
着されパターニングされる。そして、ＢＦ2イオンの打
込みにより、同時に、Ｐ+でドーピングされたソース／
ドレイン領域とゲートとが形成される。ここで、ソース
とドレインとの間には、チャンネル領域Ｃが存在してい
る。
【０００４】このようなＰＭＯＳＦＥＴに関して詳細に
説明すると、次の通りである。
説明すると、次の通りである。
【０００５】まず、ｎ+にドーピングされたポリシリコ
ンのゲートを有するＰＭＯＳＦＥＴ素子では、負のしき
い電圧を下げるために、相補的なＰチャンネルを形成す
るための打込みを必要とする。その結果は、埋没型構造
のチャンネルにおいてはホールの移動度を向上させる
が、サブミクロン領域のチャンネル長さをもつ素子で
は、表面のオフ電流伝導による過度の短チャンネル特性
により、好ましくない結果がもたらされる。したがっ
て、ディープサブミクロン領域のスケールを有する表面
チャンネル型ＰＭＯＳ素子の製造のためには、Ｐ+にド
ーピングされたポリシリコンゲートの製造が提案されて
きた。このＰ+ポリシリコンのゲートをもったサブミク
ロンＰＭＯＳ素子は、ＮＭＯＳトランジスタと同様に、
優れた短チャンネル特性を有する。
ンのゲートを有するＰＭＯＳＦＥＴ素子では、負のしき
い電圧を下げるために、相補的なＰチャンネルを形成す
るための打込みを必要とする。その結果は、埋没型構造
のチャンネルにおいてはホールの移動度を向上させる
が、サブミクロン領域のチャンネル長さをもつ素子で
は、表面のオフ電流伝導による過度の短チャンネル特性
により、好ましくない結果がもたらされる。したがっ
て、ディープサブミクロン領域のスケールを有する表面
チャンネル型ＰＭＯＳ素子の製造のためには、Ｐ+にド
ーピングされたポリシリコンゲートの製造が提案されて
きた。このＰ+ポリシリコンのゲートをもったサブミク
ロンＰＭＯＳ素子は、ＮＭＯＳトランジスタと同様に、
優れた短チャンネル特性を有する。
【０００６】
【発明が解決しようとする課題】しかし、上記のＰ+ポ
リシリコンゲートを有するＰＭＯＳＦＥＴ素子において
も、下記のように幾つかの短所を有している。その第一
は、Ｐ+にゲートをドーピングさせるためにＢＦ2イオン
などの打込みを行うが、このとき硼素は薄いゲート酸化
膜を浸透し、その下にあるシリコンのチャンネル領域に
拡散して、ＰＭＯＳしきい電圧に不安定さを生じさせ
る。
リシリコンゲートを有するＰＭＯＳＦＥＴ素子において
も、下記のように幾つかの短所を有している。その第一
は、Ｐ+にゲートをドーピングさせるためにＢＦ2イオン
などの打込みを行うが、このとき硼素は薄いゲート酸化
膜を浸透し、その下にあるシリコンのチャンネル領域に
拡散して、ＰＭＯＳしきい電圧に不安定さを生じさせ
る。
【０００７】さらに、最近の研究によると、水素雰囲気
中でのアニーリングにおいて熱処理温度が上昇するとこ
の問題はより深刻なものとなる。また、弗素の存在によ
って硼素の浸透問題はさらに加速され、その結果、しき
い電圧の上昇が生じ、さらに、ゲート酸化膜中での電子
のトラップ率が増し、その下にあるシリコンチャンネル
内に負電荷の集中を招く。一方、弗素はゲートとゲート
酸化膜との界面における状態密度を減少させて界面特性
を向上させる長所があるが、他方において、上記のよう
に硼素の浸透を加速させる欠点がある。結局、弗素は燐
イオンでドーピングされたＮＭＯＳ素子のポリシリコン
ゲートに対しては良好な効果をもつが、Ｐ+ドーピング
されたポリシリコンを有するＰＭＯＳ素子に対してはし
きい電圧を変化させ、不安定になる問題を生じさせる。
中でのアニーリングにおいて熱処理温度が上昇するとこ
の問題はより深刻なものとなる。また、弗素の存在によ
って硼素の浸透問題はさらに加速され、その結果、しき
い電圧の上昇が生じ、さらに、ゲート酸化膜中での電子
のトラップ率が増し、その下にあるシリコンチャンネル
内に負電荷の集中を招く。一方、弗素はゲートとゲート
酸化膜との界面における状態密度を減少させて界面特性
を向上させる長所があるが、他方において、上記のよう
に硼素の浸透を加速させる欠点がある。結局、弗素は燐
イオンでドーピングされたＮＭＯＳ素子のポリシリコン
ゲートに対しては良好な効果をもつが、Ｐ+ドーピング
されたポリシリコンを有するＰＭＯＳ素子に対してはし
きい電圧を変化させ、不安定になる問題を生じさせる。
【０００８】本発明は上述のような課題を解決するため
になされたもので、優れた短チャンネル特性を有すると
共に、しきい電圧の変化を防止して安定に動作させるポ
リシリコン層のドーピング方法と、この方法により硼素
イオンをドーピングしたポリシリコンのゲートを有する
ＰＭＯＳＦＥＴを単純化された工程で製造できる製造方
法を提供することを目的とする。
になされたもので、優れた短チャンネル特性を有すると
共に、しきい電圧の変化を防止して安定に動作させるポ
リシリコン層のドーピング方法と、この方法により硼素
イオンをドーピングしたポリシリコンのゲートを有する
ＰＭＯＳＦＥＴを単純化された工程で製造できる製造方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するに、
本発明においては、まず、ポリシリコン層のドーピング
方法として、（ａ）シリコン半導体基板上にゲート絶縁
層を成長させ、（ｂ）その上にゲート電極を形成するた
めにポリシリコン層を蒸着し、そのポリシリコン層を窒
素化合物のガス雰囲気中で熱処理をする。そして、
（ｃ）上記ポリシリコン層をパターニングとエッチング
とによりゲート電極を形成し、（ｄ）この半導体基板上
に硼素イオンの打込みを行う。
本発明においては、まず、ポリシリコン層のドーピング
方法として、（ａ）シリコン半導体基板上にゲート絶縁
層を成長させ、（ｂ）その上にゲート電極を形成するた
めにポリシリコン層を蒸着し、そのポリシリコン層を窒
素化合物のガス雰囲気中で熱処理をする。そして、
（ｃ）上記ポリシリコン層をパターニングとエッチング
とによりゲート電極を形成し、（ｄ）この半導体基板上
に硼素イオンの打込みを行う。
【００１０】ここで、窒素化合物のガスとしてはアンモ
ニア（ＮＨ3）ガスを、また、硼素イオンの代わりにＢ
Ｆ2イオンをそれぞれ用いることもできる。
ニア（ＮＨ3）ガスを、また、硼素イオンの代わりにＢ
Ｆ2イオンをそれぞれ用いることもできる。
【００１１】次に、上記のポリシリコン層のドーピング
方法を用いたＰＭＯＳＦＥＴ素子を製造する方法として
は、（ａ）ｎ型半導体基板上に活性領域と素子分離領域
とを形成した後に、上記基板上にゲート絶縁層を形成
し、（ｄ）その上に、ゲート電極用にポリシリコン層を
蒸着した後、このポリシリコン層を窒素化合物ガス雰囲
気中において熱処理し、（ｃ）該ポリシリコン層をパタ
ーニングとエッチングとによりゲート電極を形成し、
（ｄ）この半導体基板中に不純物イオンの打込み注入す
ることにより、ＰＭＯＳＦＥＴ素子を製造する。
方法を用いたＰＭＯＳＦＥＴ素子を製造する方法として
は、（ａ）ｎ型半導体基板上に活性領域と素子分離領域
とを形成した後に、上記基板上にゲート絶縁層を形成
し、（ｄ）その上に、ゲート電極用にポリシリコン層を
蒸着した後、このポリシリコン層を窒素化合物ガス雰囲
気中において熱処理し、（ｃ）該ポリシリコン層をパタ
ーニングとエッチングとによりゲート電極を形成し、
（ｄ）この半導体基板中に不純物イオンの打込み注入す
ることにより、ＰＭＯＳＦＥＴ素子を製造する。
【００１２】ここで、ゲート絶縁層としてシリコン酸化
膜を、窒素化合物ガスとしてはＮＨ3ガスを、また、打
込み不純物イオンとしてはＢＦ2イオンを用いることが
できる。また、上記製造方法において、（ｂ）における
ＮＨ3ガス雰囲気中でのポリシリコン層の熱処理を、
（ｃ）におけるパターニングとエッチングとによるゲー
ト電極形成後に行ってもよい。
膜を、窒素化合物ガスとしてはＮＨ3ガスを、また、打
込み不純物イオンとしてはＢＦ2イオンを用いることが
できる。また、上記製造方法において、（ｂ）における
ＮＨ3ガス雰囲気中でのポリシリコン層の熱処理を、
（ｃ）におけるパターニングとエッチングとによるゲー
ト電極形成後に行ってもよい。
【００１３】
【作用】本発明に係るポリシリコン層のドーピング方法
と、これを用いたＰＭＯＳＦＥＴ素子の製造方法とにお
いては、ゲート用のポリシリコン層を蒸着した後、硼素
イオンの打込みを行なう前に、このポリシリコン層をア
ンモニア（ＮＨ3）で代表される窒素化合物のガス雰囲
気中において熱処理している。これにより、アンモニア
からの窒素原子がポリシリコン層を形成する多数の結晶
粒の結晶粒界面に浸透し、そこに窒化シリコン化合物を
形成する。
と、これを用いたＰＭＯＳＦＥＴ素子の製造方法とにお
いては、ゲート用のポリシリコン層を蒸着した後、硼素
イオンの打込みを行なう前に、このポリシリコン層をア
ンモニア（ＮＨ3）で代表される窒素化合物のガス雰囲
気中において熱処理している。これにより、アンモニア
からの窒素原子がポリシリコン層を形成する多数の結晶
粒の結晶粒界面に浸透し、そこに窒化シリコン化合物を
形成する。
【００１４】ところで、従来、ポリシリコン層に打込ま
れた不純物イオンは、主として、多結晶粒の結晶粒界面
に沿って浸透し、ゲート絶縁層を介して下方のシリコン
チャンネル領域にまで、多量に拡散していた。したがっ
て、上記のようにポリシリコン層の多結晶粒の粒界面に
あらかじめ窒素原子が入り込み、シリコン原子と結合し
てＳｉXＮYの化合物が形成されると、後から打込まれた
ドーパントのイオンは浸透が妨げられることになる。
れた不純物イオンは、主として、多結晶粒の結晶粒界面
に沿って浸透し、ゲート絶縁層を介して下方のシリコン
チャンネル領域にまで、多量に拡散していた。したがっ
て、上記のようにポリシリコン層の多結晶粒の粒界面に
あらかじめ窒素原子が入り込み、シリコン原子と結合し
てＳｉXＮYの化合物が形成されると、後から打込まれた
ドーパントのイオンは浸透が妨げられることになる。
【００１５】このように、ポリシリコン層の多結晶粒界
面に形成されたＳｉXＮY化合物の存在が、後から打込ま
れた硼素イオンの拡散通路を塞いだことになり、打込ま
れたイオンは、ポリシリコン層の多結晶粒の内部（バル
ク）に均一に一様に拡散してゆく。これにより、打込ま
れた硼素イオンのシリコンチャンネル層までの多量の拡
散と、そこでの空乏層の形成が防止でき、ＰＭＯＳＦＥ
Ｔ素子の動作の安定化が達成できる。
面に形成されたＳｉXＮY化合物の存在が、後から打込ま
れた硼素イオンの拡散通路を塞いだことになり、打込ま
れたイオンは、ポリシリコン層の多結晶粒の内部（バル
ク）に均一に一様に拡散してゆく。これにより、打込ま
れた硼素イオンのシリコンチャンネル層までの多量の拡
散と、そこでの空乏層の形成が防止でき、ＰＭＯＳＦＥ
Ｔ素子の動作の安定化が達成できる。
【００１６】
【実施例】本発明は、半導体装置の、特に、Ｐ+型ゲー
トを有するＰＭＯＳＦＥＴの製造方法に関するものであ
る。
トを有するＰＭＯＳＦＥＴの製造方法に関するものであ
る。
【００１７】その製造方法は、図には示してないが、ま
ず、ｎ型シリコン基板の上に活性領域と素子分離領域と
を形成し、そのシリコン基板上に、ゲート絶縁層である
シリコン酸化膜を成長させ、その上に、ゲート電極を形
成するためのポリシリコン層を蒸着する。そして、ＮＨ
3ガス雰囲気中において、上記のポリシリコン層を７０
０〜１０００℃の温度で、数秒から数分間、熱処理す
る。
ず、ｎ型シリコン基板の上に活性領域と素子分離領域と
を形成し、そのシリコン基板上に、ゲート絶縁層である
シリコン酸化膜を成長させ、その上に、ゲート電極を形
成するためのポリシリコン層を蒸着する。そして、ＮＨ
3ガス雰囲気中において、上記のポリシリコン層を７０
０〜１０００℃の温度で、数秒から数分間、熱処理す
る。
【００１８】ところで、一般に、蒸着されたポリシリコ
ン層は多数の結晶粒から構成されており、その結晶粒は
相互に接触して結晶粒界面を形成しているが、この結晶
粒界面は打込まれたドーパントの拡散通路となってい
る。したがって、上記の熱処理により、ＮＨ3ガスから
分離した窒素原子は、主としてこの結晶粒界面を通って
内部に浸透してゆく。そして、この窒素原子は結晶粒の
シリコン原子と反応して、そこに窒化シリコンを形成す
る。このように窒化シリコンは結晶粒界面に析出して拡
散通路を防ぐので、後から打込まれた硼素イオンは結晶
粒界面を通ることができず、ポリシリコン結晶粒の内部
（バルク）に均一に拡散してゆくことになる。
ン層は多数の結晶粒から構成されており、その結晶粒は
相互に接触して結晶粒界面を形成しているが、この結晶
粒界面は打込まれたドーパントの拡散通路となってい
る。したがって、上記の熱処理により、ＮＨ3ガスから
分離した窒素原子は、主としてこの結晶粒界面を通って
内部に浸透してゆく。そして、この窒素原子は結晶粒の
シリコン原子と反応して、そこに窒化シリコンを形成す
る。このように窒化シリコンは結晶粒界面に析出して拡
散通路を防ぐので、後から打込まれた硼素イオンは結晶
粒界面を通ることができず、ポリシリコン結晶粒の内部
（バルク）に均一に拡散してゆくことになる。
【００１９】このようにポリシリコン層の結晶粒界面に
窒化シリコンが形成された後で、そのポリシリコン層に
パターニングとエッチングとを行ない、ゲート電極を形
成する。しかし、この場合、蒸着されたポリシリコン層
を、まず、パターニングとエッチングとによりゲート電
極に形成した後に、これをＮＨ3ガス雰囲気中で熱処理
して、ゲート電極のポリシリコン層の結晶粒界面に窒化
シリコンを形成させてもよい。そして、その後、このゲ
ート電極の近傍にＢＦ2をイオン打込みし、この不純物
イオンが十分に拡散するように熱処理をして、Ｐ+型ゲ
ートとソース／ドレイン領域とを同時に形成する。
窒化シリコンが形成された後で、そのポリシリコン層に
パターニングとエッチングとを行ない、ゲート電極を形
成する。しかし、この場合、蒸着されたポリシリコン層
を、まず、パターニングとエッチングとによりゲート電
極に形成した後に、これをＮＨ3ガス雰囲気中で熱処理
して、ゲート電極のポリシリコン層の結晶粒界面に窒化
シリコンを形成させてもよい。そして、その後、このゲ
ート電極の近傍にＢＦ2をイオン打込みし、この不純物
イオンが十分に拡散するように熱処理をして、Ｐ+型ゲ
ートとソース／ドレイン領域とを同時に形成する。
【００２０】ところで、従来の製造方法では、打込まれ
た硼素イオンは急速に多結晶粒界面を通って拡散してゆ
くため、硼素イオンは下方にあるシリコンチャンネル領
域にまで浸透してゆき、その結果、しきい電圧の不安定
を引き起こしていた。これに対して、本発明の方法で
は、硼素イオンはポリシリコンの結晶粒内（バルク）に
均一に拡散してゆくので、安定したしきい電圧が得られ
る。
た硼素イオンは急速に多結晶粒界面を通って拡散してゆ
くため、硼素イオンは下方にあるシリコンチャンネル領
域にまで浸透してゆき、その結果、しきい電圧の不安定
を引き起こしていた。これに対して、本発明の方法で
は、硼素イオンはポリシリコンの結晶粒内（バルク）に
均一に拡散してゆくので、安定したしきい電圧が得られ
る。
【００２１】ここで、図２は、従来の技術と本発明に係
る技術とによる半導体装置のＰＭＯＳＦＥＴ製造方法に
おける、ドーピングされた硼素イオンの拡散経路を示し
たものである。まず、図２（ａ）は、従来の技術におけ
る硼素イオンの拡散経路を示す。まず、ｎ型シリコン基
板２１の上にゲート酸化膜２２が形成され、その上にゲ
ート用の多結晶シリコン膜２３が蒸着されている。この
ポリシリコン膜２３は多数の結晶粒Ｇよりなり、その結
晶粒界面が拡散してゆくイオンの通路Ｐとなる。こうし
て、硼素イオンは拡散通路Ｐを通ってゲート酸化膜２２
を通過し、シリコン基板２１にまで拡散していく。一
方、図２（ｂ）は、本発明における硼素イオンの拡散経
路を示したもので、ｎ型シリコン基板２１′の上にゲー
ト酸化膜２２′が形成され、その上にゲート用の多結晶
シリコン膜２３′が蒸着されている。このポリシリコン
膜２３′は多数の結晶粒Ｇ′よりなり、その結晶粒界面
は、窒化シリコン形成のための通路Ｐ′となる。ポリシ
リコン膜２３′は、イオン打込み前に、ＮＨ3ガス雰囲
気中で熱処理され、窒化シリコンを形成して拡散通路
Ｐ′を塞ぐので、硼素イオンは、もはや、その通路Ｐ′
を拡散のための通路として用いることができなくなる。
その結果、硼素イオンはポリシリコン膜２３′の結晶粒
内（バルク）を均一に拡散してゆくことになる。
る技術とによる半導体装置のＰＭＯＳＦＥＴ製造方法に
おける、ドーピングされた硼素イオンの拡散経路を示し
たものである。まず、図２（ａ）は、従来の技術におけ
る硼素イオンの拡散経路を示す。まず、ｎ型シリコン基
板２１の上にゲート酸化膜２２が形成され、その上にゲ
ート用の多結晶シリコン膜２３が蒸着されている。この
ポリシリコン膜２３は多数の結晶粒Ｇよりなり、その結
晶粒界面が拡散してゆくイオンの通路Ｐとなる。こうし
て、硼素イオンは拡散通路Ｐを通ってゲート酸化膜２２
を通過し、シリコン基板２１にまで拡散していく。一
方、図２（ｂ）は、本発明における硼素イオンの拡散経
路を示したもので、ｎ型シリコン基板２１′の上にゲー
ト酸化膜２２′が形成され、その上にゲート用の多結晶
シリコン膜２３′が蒸着されている。このポリシリコン
膜２３′は多数の結晶粒Ｇ′よりなり、その結晶粒界面
は、窒化シリコン形成のための通路Ｐ′となる。ポリシ
リコン膜２３′は、イオン打込み前に、ＮＨ3ガス雰囲
気中で熱処理され、窒化シリコンを形成して拡散通路
Ｐ′を塞ぐので、硼素イオンは、もはや、その通路Ｐ′
を拡散のための通路として用いることができなくなる。
その結果、硼素イオンはポリシリコン膜２３′の結晶粒
内（バルク）を均一に拡散してゆくことになる。
【００２２】こうして、不純物イオンのチャンネル層へ
の浸透を防止することができ、結果として、しきい電圧
の安定化を図ることができた。
の浸透を防止することができ、結果として、しきい電圧
の安定化を図ることができた。
【００２３】
【発明の効果】以上説明したように、本発明に係る半導
体ポリシリコン層のドーピング方法とこれを用いたＰＭ
ＯＳＦＥＴ製造方法とにおいては、チャンネルがシリコ
ン基板表面にあり、かつ、Ｐ+ドーピングされたゲート
を有するＰＭＯＳＦＥＴ素子を製造する際に、ゲートと
して用いるポリシリコン層に、あらかじめ、窒素化合物
ガス雰囲気中で熱処理して多結晶粒界面に窒化シリコン
を形成するドーピング方法により、ドーパントのチャン
ネル領域までの拡散を防止することができ、優れた短チ
ャンネル特性を有すると共に、特に、安定したしきい電
圧が確保でき、さらに、イオン打込みによってＰ+ゲー
トとソース／ドレイン領域とを同時に形成することので
きる単純化された製造工程が実現できる。
体ポリシリコン層のドーピング方法とこれを用いたＰＭ
ＯＳＦＥＴ製造方法とにおいては、チャンネルがシリコ
ン基板表面にあり、かつ、Ｐ+ドーピングされたゲート
を有するＰＭＯＳＦＥＴ素子を製造する際に、ゲートと
して用いるポリシリコン層に、あらかじめ、窒素化合物
ガス雰囲気中で熱処理して多結晶粒界面に窒化シリコン
を形成するドーピング方法により、ドーパントのチャン
ネル領域までの拡散を防止することができ、優れた短チ
ャンネル特性を有すると共に、特に、安定したしきい電
圧が確保でき、さらに、イオン打込みによってＰ+ゲー
トとソース／ドレイン領域とを同時に形成することので
きる単純化された製造工程が実現できる。
【図１】従来の技術により形成されたＰＭＯＳＦＥＴ素
子の断面図である。
子の断面図である。
【図２】従来技術（ａ）と本発明に係る技術（ｂ）とに
より形成されたポリシリコン膜におけるドーパントの拡
散経路を示す図である。
より形成されたポリシリコン膜におけるドーパントの拡
散経路を示す図である。
１１…シリコン基板 １２…ゲート酸化膜 １３…ゲート電極 ２１、２１′…シリコ
ン基板 ２２、２２′…ゲート酸化膜 ２３、２３′…ポリシ
リコン膜 Ｃ…チャンネル領域 Ｇ、Ｇ′…結晶粒 Ｐ、Ｐ′…ドーパントの拡散通路
ン基板 ２２、２２′…ゲート酸化膜 ２３、２３′…ポリシ
リコン膜 Ｃ…チャンネル領域 Ｇ、Ｇ′…結晶粒 Ｐ、Ｐ′…ドーパントの拡散通路
Claims (4)
- 【請求項１】（ａ）ｎ型半導体基板上にゲート絶縁層を
成長する工程と、 （ｂ）上記ゲート絶縁層上にゲート電極を形成するため
のポリシリコン層を積層した後、 上記ポリシリコン層を
活性なＮＨ3ガス雰囲気中で、該ポリシリコン層の結晶
粒界面にＳｉ X Ｎ Y のシリコン窒化物が形成される程度の
温度および時間で熱処理を行った後、該ポリシリコン層
を所定の形状にパターニングしてエッチングする工程
と、 （ｃ）上記熱処理されたポリシリコン層にイオン打込み
により硼素イオンをドーピングする工程を含むことを特
徴とする半導体装置のＰＭＯＳＦＥＴ製造方法。 - 【請求項２】上記（ｃ）工程において、上記硼素イオン
をドーピングした後に、上記ポリシリコン層を熱処理す
る工程を加えたことを特徴とする請求項１に記載の半導
体装置のＰＭＯＳＦＥＴ製造方法。 - 【請求項３】上記（ｃ）工程において、上記硼素イオン
の代わりにＢＦ2イオンを打込むことを特徴とする請求
項１または２に記載の半導体装置のＰＭＯＳＦＥＴ製造
方法。 - 【請求項４】 上記ゲート絶縁層として、シリコン酸化膜
を用いたことを特徴とする請求項１に記載の半導体装置
のＰＭＯＳＦＥＴ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-22628 | 1993-10-28 | ||
| KR1019930022628A KR970009276B1 (ko) | 1993-10-28 | 1993-10-28 | 반도체장치의 mosfet 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226510A JPH07226510A (ja) | 1995-08-22 |
| JP2850974B2 true JP2850974B2 (ja) | 1999-01-27 |
Family
ID=19366835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6081193A Expired - Lifetime JP2850974B2 (ja) | 1993-10-28 | 1994-04-20 | 半導体ポリシリコン層のドーピング方法とこれを用いたｐｍｏｓｆｅｔ製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5843812A (ja) |
| JP (1) | JP2850974B2 (ja) |
| KR (1) | KR970009276B1 (ja) |
| DE (1) | DE4407250B4 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3413823B2 (ja) * | 1996-03-07 | 2003-06-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH11163345A (ja) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5998253A (en) * | 1997-09-29 | 1999-12-07 | Siemens Aktiengesellschaft | Method of forming a dopant outdiffusion control structure including selectively grown silicon nitride in a trench capacitor of a DRAM cell |
| US6114229A (en) * | 1998-11-20 | 2000-09-05 | Advanced Micro Devices, Inc. | Polysilicon gate electrode critical dimension and drive current control in MOS transistor fabrication |
| US6492279B1 (en) * | 2000-01-27 | 2002-12-10 | Micron Technology, Inc. | Plasma etching methods |
| US6594193B2 (en) | 2000-06-22 | 2003-07-15 | Progressent Technologies, Inc. | Charge pump for negative differential resistance transistor |
| US6724655B2 (en) * | 2000-06-22 | 2004-04-20 | Progressant Technologies, Inc. | Memory cell using negative differential resistance field effect transistors |
| US6512274B1 (en) * | 2000-06-22 | 2003-01-28 | Progressant Technologies, Inc. | CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same |
| US6559470B2 (en) | 2000-06-22 | 2003-05-06 | Progressed Technologies, Inc. | Negative differential resistance field effect transistor (NDR-FET) and circuits using the same |
| US6479862B1 (en) | 2000-06-22 | 2002-11-12 | Progressant Technologies, Inc. | Charge trapping device and method for implementing a transistor having a negative differential resistance mode |
| US6956262B1 (en) | 2001-12-21 | 2005-10-18 | Synopsys Inc. | Charge trapping pull up element |
| US7453083B2 (en) * | 2001-12-21 | 2008-11-18 | Synopsys, Inc. | Negative differential resistance field effect transistor for implementing a pull up element in a memory cell |
| US6912151B2 (en) * | 2002-06-28 | 2005-06-28 | Synopsys, Inc. | Negative differential resistance (NDR) based memory device with reduced body effects |
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US7095659B2 (en) * | 2002-06-28 | 2006-08-22 | Progressant Technologies, Inc. | Variable voltage supply bias and methods for negative differential resistance (NDR) based memory device |
| US7098472B2 (en) * | 2002-06-28 | 2006-08-29 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6864104B2 (en) * | 2002-06-28 | 2005-03-08 | Progressant Technologies, Inc. | Silicon on insulator (SOI) negative differential resistance (NDR) based memory device with reduced body effects |
| US6795337B2 (en) * | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6847562B2 (en) * | 2002-06-28 | 2005-01-25 | Progressant Technologies, Inc. | Enhanced read and write methods for negative differential resistance (NDR) based memory device |
| US6853035B1 (en) | 2002-06-28 | 2005-02-08 | Synopsys, Inc. | Negative differential resistance (NDR) memory device with reduced soft error rate |
| US6812084B2 (en) * | 2002-12-09 | 2004-11-02 | Progressant Technologies, Inc. | Adaptive negative differential resistance device |
| US7012833B2 (en) * | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
| US6806117B2 (en) * | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US6849483B2 (en) * | 2002-12-09 | 2005-02-01 | Progressant Technologies, Inc. | Charge trapping device and method of forming the same |
| US6979580B2 (en) | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| US6980467B2 (en) | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Method of forming a negative differential resistance device |
| US7005711B2 (en) * | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| US7202535B2 (en) * | 2005-07-14 | 2007-04-10 | Infineon Technologies Ag | Manufacturing method for an integrated semiconductor structure and corresponding integrated semiconductor structure |
| JP2007200976A (ja) * | 2006-01-24 | 2007-08-09 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161837A (ja) * | 1983-03-07 | 1984-09-12 | Nec Corp | 半導体装置の製造方法 |
| US4577391A (en) * | 1984-07-27 | 1986-03-25 | Monolithic Memories, Inc. | Method of manufacturing CMOS devices |
| US4621413A (en) * | 1985-06-03 | 1986-11-11 | Motorola, Inc. | Fabricating a semiconductor device with reduced gate leakage |
| US4897360A (en) * | 1987-12-09 | 1990-01-30 | Wisconsin Alumni Research Foundation | Polysilicon thin film process |
| US5037766A (en) * | 1988-12-06 | 1991-08-06 | Industrial Technology Research Institute | Method of fabricating a thin film polysilicon thin film transistor or resistor |
| JPH0425176A (ja) * | 1990-05-18 | 1992-01-28 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH04133428A (ja) * | 1990-09-26 | 1992-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5175129A (en) * | 1991-03-01 | 1992-12-29 | Motorola, Inc. | Method of fabricating a semiconductor structure having an improved polysilicon layer |
| JPH05121734A (ja) * | 1991-10-30 | 1993-05-18 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US5567638A (en) * | 1995-06-14 | 1996-10-22 | National Science Council | Method for suppressing boron penetration in PMOS with nitridized polysilicon gate |
-
1993
- 1993-10-28 KR KR1019930022628A patent/KR970009276B1/ko not_active IP Right Cessation
-
1994
- 1994-03-04 DE DE4407250A patent/DE4407250B4/de not_active Expired - Lifetime
- 1994-04-20 JP JP6081193A patent/JP2850974B2/ja not_active Expired - Lifetime
-
1997
- 1997-10-08 US US08/946,774 patent/US5843812A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4407250A1 (de) | 1995-05-04 |
| KR970009276B1 (ko) | 1997-06-09 |
| JPH07226510A (ja) | 1995-08-22 |
| DE4407250B4 (de) | 2004-04-15 |
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