DE4407250B4 - Verfahren zur Herstellung eines PMOS-Feleffekttransistors, in einem Halbleiterbauelement, PMOS-Feldeffekttransistor, Polysiliziumschicht in einem Halbleiterbauelement und Verfahren zu deren Herstellung - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 70
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 65
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 230000005669 field effect Effects 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910052796 boron Inorganic materials 0.000 claims abstract description 23
- -1 boron ions Chemical class 0.000 claims abstract description 17
- 238000000137 annealing Methods 0.000 claims abstract description 14
- 229910017464 nitrogen compound Inorganic materials 0.000 claims abstract description 8
- 150000002830 nitrogen compounds Chemical class 0.000 claims abstract description 8
- 239000007789 gas Substances 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims description 20
- 238000009413 insulation Methods 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 230000035876 healing Effects 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- 108091006146 Channels Proteins 0.000 description 19
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005264 electron capture Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 230000029305 taxis Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3211—Nitridation of silicon-containing layers
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
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Abstract
Verfahren zum Bilden eines dotierten Polysilizium in einem Halbleiterbauelement, mit folgenden Schritten:
(A) Bilden einer Polysiliziumschicht (23') auf einem Halbleitersubstrat (21') ;
(B) Ausheilen der Polysiliziumschicht (23') in Gegenwart eines Gases einer Stickstoffverbindung; und
(C) Dotieren der Borionen in die Polysiliziumschicht (23') durch Ionenimplantation.
(A) Bilden einer Polysiliziumschicht (23') auf einem Halbleitersubstrat (21') ;
(B) Ausheilen der Polysiliziumschicht (23') in Gegenwart eines Gases einer Stickstoffverbindung; und
(C) Dotieren der Borionen in die Polysiliziumschicht (23') durch Ionenimplantation.
Description
- Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines gategesteuerten Polysilizium-PMOS-Feldeffekttransistors (PMOS-FET) in einem Halbleiterbauelement, insbesondere auf das Bilden von Siliziumnitrid an Korngrenzen von Polysilizium für ein Gate, indem es unter einer NH3-Atmosphäre ausgeheilt wird, um zu verhindern, daß die Borionen während des BF2-Ionenimplantationsprozesses übermäßig durch eine Siliziumgateoxidschicht und in ein darunterliegendes Siliziumkanalgebiet diffundiert werden, was eine stabile Schwellenspannung zur Folge hat.
- Es gibt ein herkömmliches Verfahren zur Herstellung eines PMOS-FET in einem CMOS-Prozeß, welches eine BF2-Ionenimplantation in ein Source-/Drain-Gebiet benötigt, welches in der IEEE, Band 37, Nr. 8, veröffentlicht im August 1990, dargestellt ist. BF2 wird Bor aufgrund seiner Schwere vorgezogen, wobei ein ultradünner Source-/Drain-Übergang ermöglicht wird, um die Eigenschaften eines Halbleiterbauelements zu verbessern.
- Ein gategesteuertes p+-Polysilizium-PMOS-FET mit einem Oberflächenkanal auf einem Siliziumsubstrat ist dem mit einem vergrabenen Kanal im Kurzkanalverhalten überlegen, wobei der Herstellungsprozeß vereinfacht wird, indem BF2-Ionen zum gleichzeitigen Bilden eines Source-/Drain-Gebiets und eines p+-Gates implantiert werden.
- Dieses herkömmliche Verfahren zur Herstellung eines PMOS-FET umfaßt das Bilden eines aktiven Bereiches und eines Isolationsbereiches, das Aufwachsen eines Gateoxidfilms auf ein Siliziumsubstrat, das Abscheiden einer Polysiliziumschicht auf den Gateoxidfilm, das Strukturieren einer Gateleitung, das gleichzeitige Bilden eines Source-/Drain-Gebiets und eines p+ Gates und das Bilden eines Kontaktloches und einer Metall-Leitung.
- Die Querschnittsansicht eines PMOS-FET, der nach dem herkömmlichen Verfahren gebildet ist, ist in
1 dargestellt. - Wie in
1 dargestellt ist, ist eine Gateoxidschicht12 auf einem Siliziumsubstrat11 gebildet und auf der Gateoxidschicht12 ist ein Gate aus Polysilizium13 aufgebracht und strukturiert. Ein p+-dotierter Source/Drain-Bereich und das p+-dotierte Gate13 werden gleichzeitig durch BF2-Ionenimplantationen gebildet. Ein Kanal C liegt zwischen einem Source- und einem Drain-Bereich. Da Borionen in den Kanal C eindringen, wirken sie als negative Ladungen, wobei sie die Schwellenspannung erhöhen. PMOS-FET-Bauelemente, die n+ dotierte Polysiliziumgates verwenden, erfordern typischerweise den Einsatz eines kompensierenden p-Typ-Kanals, um die Größe der negativen Schwellenspannung zu senken. Obwohl diese Folgen die Lochbeweglichkeit in den Strukturen mit vergrabenem Kanal erhöhen, leiden Bauelemente mit Submikrometerkanallängen typischerweise unter übermäßigem Kurzkanalverhalten, das durch Oberflächenleckstromleitung bzw. Oberflächenleitung bei ausgeschaltetem Strom verursacht wird. - Als Folge wurden p+-dotierte Polysiliziumgates für die Herstellung von Oberflächenkanal-PMOS-Bauelementen vorgeschlagen, die bis zu niederen Submikrometergrößenordnungen einstellbar sind. Submikrometer-PMOS-Bauelemente, die mit p+-Polysiliziumgates hergestellt sind, bieten ein verbessertes Kurzkanalverhalten, ähnlich dem des NMOS-Transistortyps. Mehrere Nachteile bei der Benutzung von p+-Polysiliziumgates in einem CMOS-Prozeß umfassen eine zusätzliche Prozeßkomplexität und eine Verminderung der Lochbeweglichkeit im Niederfeld. Zusätzlich kann das Bor, das zur Dotierung dieser p+dotierten Polysiliziumgateelektroden verwendet wird, durch das dünne Siliziumgateoxid und in die darunterliegenden Siliziumkanalgebiete diffundieren, wobei es eine Instabilität der PMOS-Schwellenspannung verursacht.
- Zudem haben frühere Untersuchungen gezeigt, daß die Verschiebungen der Schwellenspannung aufgrund des Eindringens des Bors mit zunehmender Ausheiltemperatur und mit dem Ausheilen in Gegenwart von Wasserstoff schwerwiegender werden. Weiterhin vergrößert das thermische Ausheilen in Anwesenheit von Fluor das Problem des Eindringens des Bors, was PMOS-Bauelemente mit positiven Spannungsverschiebungen, ein Anwachsen der Elektroneneinfangrate in der Gateoxidschicht und eine Erhöhung der Konzentration der negativen Ladungen innerhalb des darunterliegenden Siliziumkanals zur Folge hat.
- Es wird angenommen, daß Fluor zum Diffusionsvermögen des Bors in SiO2 beiträgt, wobei es dadurch einer größeren Menge Bor möglich ist, in den darunterliegenden Siliziumkanal zu diffundieren, während die Zustandsdichte der Mittellückengrenzfläche vermindert wird, um die Eigenschaften einer Grenzfläche zwischen dem Gate und der Gateoxidschicht zu verbessern. Obwohl Fluor in Phosphor-dotierten NMOS-Polysiliziumgates vorteilhaft sein kann, können PMOS-Bauelemente, welche p+-dotierte Polysiliziumgates verwenden, Schwellenspannungsverschiebungen aufweisen.
- Das U.S.-Patent Nr. 4.621,413 offenbart ein Verfahren zum Herstellen eines Halbleiterbauelements mit reduzierter Gate-Leckage. Die Leckage eines Gate-Stroms in einem Submikron-Feldeffekt-Transistor-Bauelement wird dadurch reduziert, daß vor dem schnellen Erwärmen des Bauelements eine Oxidschicht über das Gate aufgebracht wird. Dies wird getan, um zu verhindern, daß der Dotierstoff, der in das Gate implantiert worden ist, sich auf den Seitenwänden des Gates und auf der Oxidschicht zwischen dem Gate und dem Substrat sammelt. Damit wird ein niederohmiger Pfad für einen Leckstrom vom Gate zur Source oder vom Gate zur Drain vermieden.
- Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren bei dem verhindert wird, daß Borionen übermäßig in ein unterhalb liegendes Siliziumkanalgebiet diffundierten sowie einen damit hergestellten PMOS-Feldeffekttransistor anzugeben. Die Aufgabe wird durch ein Verfahren zum Bilden eines dotierten Polysilizium in einem Halbleiterbauelement nach Anspruch 1, eine Polysiliziumschicht in einem Halbleiterbau element nach Anspruch b, ein Verfahren zum Herstellen eines PMOS-FET in einem Halbleiterbauelement nach Anspruch 8, einen PMOS-Feldeffekttransistor nach Anspruch 12 und ein Verfahren zum Herstellen eines PMOS-FET in einem Halbleiterbauelement nach Anspruch 14 und 15 gelöst.
- Die vorliegende Erfindung verhindert durch die Bildung von Siliziumnitrid an den Korngrenzen des Polysiliziums, daß Borionen übermäßig in ein unterhalb liegendes Siliziumkanalgebiet diffundiert werden, was eine stabile Schwellenspannung zur Folge hat.
- Da Störstellenionen in einem Ionenimplantationsprozeß in erster Linie entlang der Korngrenzen von polykristallinem Silizium diffundieren, kann eine übermäßige Diffusion von Borionen und eine Bildung einer Verarmungsschicht durch Sperren der Diffusionsfach mit Siliziumnitrid wirksam gesteuert werden, wodurch diese Ionen gleichmäßig durch einen Massekörper von polykristallinem Silizium diffundiert werden.
- Der Grund dafür, daß Siliziumnitrid, das in Anwesenheit von Ammoniak gebildet wurde, wirksam die übermäßige Diffusion von Borstörstellen in den darunterliegenden Siliziumkanalsteuern kann, liegt im einzelnen daran, das SixNy an den Korngrenzen des polykristallinen Siliziums durch Kombinieren von Stickstoff aus Ammoniak und des Siliziums des Gates gebildet wird, um chemisch Siliziumnitrid zu bilden, wobei Diffusions- und Segregationskoeffizienten geändert werden.
- Diese und andere Ziele werden entsprechend einem Verfahren erreicht, das folgende Schritte einschließt:
-
- (A) Bilden einer Polysiliziumschicht auf einem Halbleitersubstrat,
- (B) Ausheilen der Polysiliziumschicht in Gegenwart eines Ga ses einer Stickstoffverbindung, und
- (C) Dotieren der Polysiliziumschicht mit Borionen durch Ionenimplantation.
- Insbesondere umfaßt die vorliegende Erfindung folgende Schritte:
-
- (A) Bilden eines aktiven Gebietes und eines Isolationsgebietes auf einem n-Typ-Halbleitersubstrat, wobei eine Gate-Isolationsschicht auf das Halbleitersubstrat aufgewachsen wird,
- (B) Abscheiden einer Polysiliziumschicht auf der Gate-Isolationsschicht, um eine Gateleitung zu bilden, wobei die Polysiliziumschicht in Anwesenheit von NH3 ausgeheilt wird (C)
- (D) Bilden der Gateleitung durch Strukturieren und Ätzen der Polysiliziumschicht, und
- (E) Implantieren von BF2-Ionen in das Halbleitersubstrat.
- Überdies schafft die vorliegende Erfindung ein Verfahren mit folgenden Schritten:
-
- (A) Bilden eines aktiven Gebiets und eines Isolationsgebiets auf einem n-Typ-Halbleitersubstrat, wobei eine Gate-Isolationsschicht auf das Halbleitersubstrat aufgewachsen wird (B)
- (C) Abscheiden einer Polysiliziumschicht auf der isolierten Gateschicht, um eine Gateleitung zu bilden, wobei die Gateleitung durch Strukturieren und anisotropes Ätzen der Polysiliziumschicht gebildet wird (D)
- (E) Ausheilen der Polysiliziumschicht in Gegenwart von NH3, und
- (F) Implantieren von BF2-Ionen in das Halbleitersubstrat.
- Zusätzlich umfaßt ein Verfahren zum Herstellen eines PMOSFET in einem Halbleiterbauelement gemäß der vorliegenden Erfindung folgende Schritte:
-
- (A) Bilden einer Gate-Isolationsschicht auf einem n-Typ-Halbleitersubstrat,
- (B) Abscheiden einer Polysiliziumschicht auf der Gate-Isolationsschicht, um eine Gateleitung zu bilden, wobei die Po1ysiliziumschicht in Gegenwart eines Gases einer Stickstoffverbindung ausgeheilt wird (C),
- (D) Bilden einer Gateelektrode durch Strukturieren und Ätzen der Polysiliziumschicht, und
- (E) Implantieren von Störstellenionen in das Halbleitersubstrat.
- Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
-
1 eine Querschnittsansicht eines PMOS-FET in einem Halbleiterbauelement, das durch ein herkömmliches Verfahren hergestellt wurde. -
2(a) und2(b) detaillierte Querschnittsansichten der Diffusionspfade der Dotierungsmaterialien eines PMOS-FET-Gates gemäß dem herkömmlichen Verfahren und gemäß der vorliegenden Erfindung. - Die vorliegende Erfindung stellt ein Verfahren zum Herstellen eines PMOS-FET in einem Halbleiterbauelement dar, insbesondere wenn es ein p+-dotiertes Gate besitzt.
- Nach dem Bilden eines aktiven Gebietes und eines Isolationsgebietes auf einem n-Typ-Siliziumsubstrat, was in den beiliegenden Zeichnungen nicht gezeigt ist, wird ein Gateoxidfilm auf das Siliziumsubstrat aufgewachsen. Danach wird eine Polysiliziumschicht auf dem Gateoxidfilm abgeschieden, um eine Gateleitung zu bilden.
- In Gegenwart von NH3 wird die Polysiliziumschicht bei etwa 700 bis 1000°C und während einer Zeitdauer zwischen Sekunden und Minuten. abgeschieden.
- Da das abgeschiedene Polysilizium verschiedene Kristallstrukturen aufweist, bildet jede Struktur ein Korn, wodurch die Korngrenzen nahe genug beieinanderliegen, damit die Dotierungssubstanzen durch ihre Grenzflächen treten können. Stickstoffe aus Ammoniak treten durch die Korngrenzen, wobei sie mit Silizium aus den Körnern reagieren, um Siliziumnitrid zu bilden.
- Da das Siliziumnitrid die Korngrenzen füllt und sperrt, kann Bor nur gleichmäßig durch das polykristalline, Silizium diffundieren. In diesem Fall kann eine Bildung einer Verarmungsschicht verhindert werden.
- Nachdem das Siliziumnitrid an den Korngrenzen gebildet worden ist, wird eine Gateleitung durch Strukturieren und anisotropes Ätzen der Polysiliziumschicht gebildet.
- Ein p+-dotiertes Gate und ein Source-/Drain-Gebiet werden gleichzeitig durch Implantieren von BF2-Ionen und durch Ausheilen für eine ausreichende Diffusion der Störstellenionen gebildet.
- Beim herkömmlichen Verfahren werden Borionen schnell durch die Korngrenzen diffundiert und dringen in den darunterliegenden Siliziumkanal auf dem Siliziumsubstrat ein, wobei sie eine instabile Schwellenspannung bewirken.
- In der vorliegenden Erfindung werden die Borionen jedoch gleichmäßig durch das Polysilizium diffundiert, was eine stabile Schwellenspannung zur Folge hat.
-
2(a) zeigt Diffusionspfade der Borionen gemäß dem herkömmlichen Verfahren, Polysilizium in einem Halbleiterbauelement zu dotieren. - Eine polykristalline Siliziumschicht
23 ist auf der Gateoxidschicht22 abgeschieden, die auf einem n-Typ Siliziumsubstrat21 gebildet ist. - Die Polysiliziumschicht
23 besteht aus Körnern G, aus deren Grenzen Pfade P für die diffundierenden Ionen werden. - Borionen treten also durch die Pfade P, dringen in das Gateoxid
22 ein und diffundieren dann in das darunterliegende Siliziumsubstrat21 . -
2(b) zeigt einen Diffusionspfad der Borionen, wenn Polysilizium in einem Halbleiterbauelement gemäß der vorliegenden Erfindung dotiert wird. - Eine polykristalline Siliziumschicht
23' ist auf der Gateoxidschicht22' abgeschieden, welche auf einem n-Typ Siliziumsubstrat21' gebildet ist. - Die Polysiliziumschicht
23' besteht aus Körnern G', aus deren Grenzen Pfade P' für die Bildung von Siliziumnitrid werden. Da diese Pfade P' mit Siliziumnitrid gesperrt sind, welches bei thermischer Behandlung in Gegenwart von NH3 gebildet wird, können die Borionen diese nicht länger als Diffusionspfade verwenden. Anschließend diffundieren die Borionen durch die Polysiliziumschicht23' . - Folglich wird das Eindringen der Ionenstörstellen in das Gateoxid und das darunter liegende Siliziumsubstrat verhindert, was eine stabile Schwellenspannung zur Folge hat.
- Gemäß dem oben beschriebenen Verfahren schafft die vorliegende Erfindung einer PMOS-FET mit einem verbesserten Kurzkanalverhalten durch Herstellen eines gutegesteuerten p+-Polysilizium-PMOS-FET, das einen Kanal auf der Oberfläche des Siliziumsubstrats hat, sowie einen vereinfachten Prozeß zur Herstellung desselben durch gleichzeitiges Herstellen eines p+-dotierten Gates und eines Source-/Drain-Gebietes, wobei vor allem eine stabile Schwellenspannung erreicht wird.
Claims (19)
- Verfahren zum Bilden eines dotierten Polysilizium in einem Halbleiterbauelement, mit folgenden Schritten: (A) Bilden einer Polysiliziumschicht (
23' ) auf einem Halbleitersubstrat (21' ) ; (B) Ausheilen der Polysiliziumschicht (23' ) in Gegenwart eines Gases einer Stickstoffverbindung; und (C) Dotieren der Borionen in die Polysiliziumschicht (23' ) durch Ionenimplantation. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Ausheilens (B) ferner die Schritte des Strukturierens und anisotropen Ätzens der Polysiliziumschicht (
23' ) enthält, nachdem die Polysiliziumschicht (23' ) in Gegenwart des Gases der Stickstoffverbindung ausgeheilt wurde. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schritt des Dotierens (C) ferner den Schritt des Ausheilens der Polysiliziumschicht (
23' ) enthält. - Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß BF2-Ionen die Borionen ersetzen.
- Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Stickstoffverbindung im Schritt des Ausheilens (B) NH3 ist.
- Polysiliziumschicht (
23' ) in einem Halbleiterbauelement, die folgende Merkmale aufweist: eine Mehrzahl von Körnern (G'), die die Polysiliziumschicht (23' ), welche einen Massekörper darstellt, bilden; und Siliziumnitrid aus SIXNY, das an einer Mehrzahl von Korngrenzen (P') gebildet ist. - Polysiliziumschicht (
23' ) nach Anspruch 6, dadurch gekennzeichnet, daß der Massekörper der Polysiliziumschicht (23' ) gleichmäßig mit Borionen dotiert ist. - Verfahren zur Herstellung eines PMOS-FET in einem Halbleiterbauelement, mit folgenden Schritten: (A) Bilden eines aktiven Gebietes und eines Isolationsgebietes auf einem n-Typ Halbleitersubstrat (
21' ); Aufwachsen einer Gate-Isolationsschicht (22' ) auf das Halbleitersubstrat (21' ); (B) Abscheiden einer Polysiliziumschicht (23' ) auf der Gate-Isolationsschicht (22' ), um eine Gateleitung zu bilden; (C) Ausheilen der Polysiliziumschicht (23' ) in Gegenwart von NH3; (D) Bilden der Gateleitung durch Strukturieren und Ätzen der Polysiliziumschicht (23' ); und (E) Implantieren von BF2-Ionen in das Halbleitersubstrat (21' ). - Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Schritt des Implantierens (E) ferner den Schritt des Ausheilens für eine ausreichende Diffusion der Störstellenionen enthält.
- Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die BF2-Ionen im Gebiet des Gates und im aktiven Gebiet implantiert werden.
- Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß Siliziumoxid für die Gate-Isolationsschicht (
22' ) verwendet wird. - PMOS-Feldeffekttransistor, der von einem p-Typ-Source/ Drain-Gebiet in einem n-Typ-Halbleitersubstrat (
21' ) isoliert ist und eine p-Typ-Gateelektrode besitzt, die von einem Kanal durch eine dünne Isolationsschicht (22' ) isoliert ist, bei dem der Kanal zwischen dem Source/Drain-Gebiet liegt, bei dem die p-Typ-Gatelektrode aus Polysilizium (23' ) hergestellt ist, wobei Siliziumnitrid aus SiXNY an einer Mehrzahl von Grenzflächen (P') in dem Polysilizium (23' ) der p-Typ-Gatelektrode gebildet ist. - PMOS-Feldeffekttransistor nach Anspruch 12, dadurch gekennzeichnet, daß die dünne Isolationschicht (
22' ) aus Siliziumoxid hergestellt ist. - Verfahren zum Herstellen eines PMOS-FET in einem Halbleiterbauelement, mit folgenden Schritten: (A) Bilden eines aktiven Gebietes und eines Isolationsgebietes auf einem n-Typ Halbleitersubstrat (
21' ); (B) Aufwachsen einer Gate-Isolationsschicht (22' ) auf das Halbleitersubstrat (21' ); (C) Abscheiden einer Polysiliziumschicht (23' ) auf der Gate-Isolationsschicht (22' ), um eine Gateleitung zu bilden; (D) Bilden der Gateleitung (13 ) durch Strukturieren und Ätzen der Polysiliziumschicht (23' ); (E) Ausheilen der Polysiliziumschicht (23' ) in Gegenwart von NH3; und (F) Implantieren von BF2-Ionen auf der Oberfläche des Halbleitersubstrats (21' ). - Verfahren zur Herstellung eines PMOS-FET in einem Halbleiterbauelement, mit folgenden Schritten: (A) Bilden einer Gate-Isolationsschicht (
22' ) auf einem n-Typ Halbleitersubstrat (21' ); (B) Abscheiden einer Polysiliziumschicht (23' ) auf der Gate-Isolationsschicht (22' ), um eine Gateleitung zu bilden; (C) Ausheilen der Polysiliziumschicht (23' ) in Gegenwart eines Gases einer Stickstoffverbindung; (D) Bilden einer Gateelektrode (13 ) durch Strukturieren und Ätzen der Polysiliziumschicht (23' ); und (E) Implantieren von Störstellenionen in das Halbleitersubstrat (21' ). - Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt des Implantierens (E) ferner den Schritt des Ausheilens für eine ausreichende Diffusion der Störstellenionen enthält.
- Verfahren nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die Störstellenionen im Schritt (E) BF2-Ionen sind.
- Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, daß das Gas der Stickstoffverbindung im Schritt (B) das von NH3 ist .
- Verfahren nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, daß der Schritt des Implantierens in (E) ferner den Schritt des Ausheilens für eine ausreichende Diffusion der Störstellenionen enthält, nachdem die Störstellenionen implantiert sind.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930022628A KR970009276B1 (ko) | 1993-10-28 | 1993-10-28 | 반도체장치의 mosfet 및 그의 제조방법 |
| KR93-22628 | 1993-10-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE4407250A1 DE4407250A1 (de) | 1995-05-04 |
| DE4407250B4 true DE4407250B4 (de) | 2004-04-15 |
Family
ID=19366835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE4407250A Expired - Lifetime DE4407250B4 (de) | 1993-10-28 | 1994-03-04 | Verfahren zur Herstellung eines PMOS-Feleffekttransistors, in einem Halbleiterbauelement, PMOS-Feldeffekttransistor, Polysiliziumschicht in einem Halbleiterbauelement und Verfahren zu deren Herstellung |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5843812A (de) |
| JP (1) | JP2850974B2 (de) |
| KR (1) | KR970009276B1 (de) |
| DE (1) | DE4407250B4 (de) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3413823B2 (ja) * | 1996-03-07 | 2003-06-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH11163345A (ja) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5998253A (en) * | 1997-09-29 | 1999-12-07 | Siemens Aktiengesellschaft | Method of forming a dopant outdiffusion control structure including selectively grown silicon nitride in a trench capacitor of a DRAM cell |
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| US6559470B2 (en) | 2000-06-22 | 2003-05-06 | Progressed Technologies, Inc. | Negative differential resistance field effect transistor (NDR-FET) and circuits using the same |
| US6933548B1 (en) | 2001-12-21 | 2005-08-23 | Synopsys, Inc. | Negative differential resistance load element |
| US7453083B2 (en) * | 2001-12-21 | 2008-11-18 | Synopsys, Inc. | Negative differential resistance field effect transistor for implementing a pull up element in a memory cell |
| US6853035B1 (en) | 2002-06-28 | 2005-02-08 | Synopsys, Inc. | Negative differential resistance (NDR) memory device with reduced soft error rate |
| US7095659B2 (en) * | 2002-06-28 | 2006-08-22 | Progressant Technologies, Inc. | Variable voltage supply bias and methods for negative differential resistance (NDR) based memory device |
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| US6795337B2 (en) * | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
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1993
- 1993-10-28 KR KR1019930022628A patent/KR970009276B1/ko not_active IP Right Cessation
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1994
- 1994-03-04 DE DE4407250A patent/DE4407250B4/de not_active Expired - Lifetime
- 1994-04-20 JP JP6081193A patent/JP2850974B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2850974B2 (ja) | 1999-01-27 |
| DE4407250A1 (de) | 1995-05-04 |
| KR970009276B1 (ko) | 1997-06-09 |
| US5843812A (en) | 1998-12-01 |
| JPH07226510A (ja) | 1995-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OM8 | Search report available as to paragraph 43 lit. 1 sentence 1 patent law | ||
| 8127 | New person/name/address of the applicant |
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|
| 8110 | Request for examination paragraph 44 | ||
| 8364 | No opposition during term of opposition | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR |
|
| 8327 | Change in the person/name/address of the patent owner |
Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR |
|
| R071 | Expiry of right | ||
| R071 | Expiry of right |