JPH11163345A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11163345A JPH11163345A JP10264134A JP26413498A JPH11163345A JP H11163345 A JPH11163345 A JP H11163345A JP 10264134 A JP10264134 A JP 10264134A JP 26413498 A JP26413498 A JP 26413498A JP H11163345 A JPH11163345 A JP H11163345A
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- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 信頼性の高い，かつ特性の変動の小さいＭＩ
Ｓトランジスタを備えた半導体装置の製造方法を提供す
る。 【解決手段】 シリコン基板１の上に、ゲート酸化膜２
と多結晶シリコン膜３とを順次形成し、多結晶シリコン
膜３全体に、ドーズ量２×１０14〜２×１０15ｃｍ-2の
範囲でフッ素のイオン注入を行なう。多結晶シリコン膜
３およびシリコン酸化膜２をパターニングして、ゲート
電極３Ａ，３Ｂと、ゲート酸化膜２Ａ，２Ｂとを形成し
た後、各トランジスタのソース・ドレイン領域となるｎ
型不純物拡散層７，ｐ型不純物拡散層８を形成する。そ
の後、急速加熱処理を行なって、ゲート電極３Ａ，３Ｂ
からゲート酸化膜２Ａ，２Ｂにフッ素を拡散させる。ゲ
ート酸化膜２Ａ，２Ｂに適量のフッ素が導入されている
ので、ゲート酸化膜２Ａ，２Ｂの物理的ストレスが緩和
され、基板へのボロンの突き抜けが抑制される。
Ｓトランジスタを備えた半導体装置の製造方法を提供す
る。 【解決手段】 シリコン基板１の上に、ゲート酸化膜２
と多結晶シリコン膜３とを順次形成し、多結晶シリコン
膜３全体に、ドーズ量２×１０14〜２×１０15ｃｍ-2の
範囲でフッ素のイオン注入を行なう。多結晶シリコン膜
３およびシリコン酸化膜２をパターニングして、ゲート
電極３Ａ，３Ｂと、ゲート酸化膜２Ａ，２Ｂとを形成し
た後、各トランジスタのソース・ドレイン領域となるｎ
型不純物拡散層７，ｐ型不純物拡散層８を形成する。そ
の後、急速加熱処理を行なって、ゲート電極３Ａ，３Ｂ
からゲート酸化膜２Ａ，２Ｂにフッ素を拡散させる。ゲ
ート酸化膜２Ａ，２Ｂに適量のフッ素が導入されている
ので、ゲート酸化膜２Ａ，２Ｂの物理的ストレスが緩和
され、基板へのボロンの突き抜けが抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート絶縁膜の物
理的ストレスが緩和された信頼性の高いｐＭＩＳトラン
ジスタを有する半導体装置の製造方法の改良に関するも
のである。
理的ストレスが緩和された信頼性の高いｐＭＩＳトラン
ジスタを有する半導体装置の製造方法の改良に関するも
のである。
【０００２】
【従来の技術】最近では、半導体装置内のＭＩＳトラン
ジスタの寸法の微細化に伴いゲート絶縁膜は薄膜化され
ている。ところが、厚みが数ｎｍ以下の薄いゲート絶縁
膜を設けた場合、ゲート電極とゲート絶縁膜との熱膨張
係数の差によってゲート絶縁膜に生じる物理的なストレ
スを十分緩和できないために、ゲート絶縁膜の信頼性の
劣化が生じることが知られている。そのため、特にゲー
ト絶縁膜の薄膜化を実用化するためには、ゲート絶縁膜
の信頼性を向上させるための技術が重要性であることが
認識されている。
ジスタの寸法の微細化に伴いゲート絶縁膜は薄膜化され
ている。ところが、厚みが数ｎｍ以下の薄いゲート絶縁
膜を設けた場合、ゲート電極とゲート絶縁膜との熱膨張
係数の差によってゲート絶縁膜に生じる物理的なストレ
スを十分緩和できないために、ゲート絶縁膜の信頼性の
劣化が生じることが知られている。そのため、特にゲー
ト絶縁膜の薄膜化を実用化するためには、ゲート絶縁膜
の信頼性を向上させるための技術が重要性であることが
認識されている。
【０００３】そこで、例えば特開平９−２５２１１７号
公報に開示されるように、ゲート絶縁膜にフッ素をドー
プすることにより、ゲート絶縁膜における物理的ストレ
スの緩和を図ろうとする技術が知られている。図８
（ａ）〜（ｄ）は、上記公報に開示されているｐＭＯＳ
トランジスタの製造工程（同公報の図３（ａ）〜
（ｉ））の一部を抜粋して示す断面図である。
公報に開示されるように、ゲート絶縁膜にフッ素をドー
プすることにより、ゲート絶縁膜における物理的ストレ
スの緩和を図ろうとする技術が知られている。図８
（ａ）〜（ｄ）は、上記公報に開示されているｐＭＯＳ
トランジスタの製造工程（同公報の図３（ａ）〜
（ｉ））の一部を抜粋して示す断面図である。
【０００４】まず、図８（ａ）に示す工程で、ｎ型半導
体層（シリコン基板）１０１の上にゲート絶縁膜１０２
及びゲート電極１０３を形成した後、基板全体にボロン
イオン（Ｂ+ ）を注入し、ｐ+ 層１０４を形成する。
体層（シリコン基板）１０１の上にゲート絶縁膜１０２
及びゲート電極１０３を形成した後、基板全体にボロン
イオン（Ｂ+ ）を注入し、ｐ+ 層１０４を形成する。
【０００５】次に、図８（ｂ）に示す工程で、加速電圧
４０ｋｅＶ，ドーズ量１×１０14ｃｍ-2の条件で、フッ
素イオン（Ｆ+ ）を斜め方向から注入する。その後、熱
処理を行なって、ボロンを拡散させることにより、ゲー
ト電極１０３の大部分をｐ型化する一方、ゲート電極１
０３の側部を高抵抗層１１２に変える。また、基板内に
おいては、ボロンの拡散によってｐ+ 層１０４がｐ層１
０６に変わり、かつ、ｐ層１０４を取り囲む終端層１１
３（フッ素ドープ層）が形成される。
４０ｋｅＶ，ドーズ量１×１０14ｃｍ-2の条件で、フッ
素イオン（Ｆ+ ）を斜め方向から注入する。その後、熱
処理を行なって、ボロンを拡散させることにより、ゲー
ト電極１０３の大部分をｐ型化する一方、ゲート電極１
０３の側部を高抵抗層１１２に変える。また、基板内に
おいては、ボロンの拡散によってｐ+ 層１０４がｐ層１
０６に変わり、かつ、ｐ層１０４を取り囲む終端層１１
３（フッ素ドープ層）が形成される。
【０００６】次に、図８（ｃ）に示す工程で、ゲート電
極１０３の側面に絶縁体サイドウォール１０７を形成す
る。
極１０３の側面に絶縁体サイドウォール１０７を形成す
る。
【０００７】次に、図８（ｄ）に示す工程で、加速電圧
３０〜５０ｋｅＶ，ドーズ量１×１０15〜１０16ｃｍ-2
の条件で、フッ化ボロンイオン（ＢＦ2 +）を注入し、熱
処理を行なうことにより、基板内に高濃度ソース領域１
０９と、高濃度ドレイン領域１１０と、いわゆるＬＤＤ
層である低濃度層１０８（ｐ層１０６の一部）と、終端
層１１３とを形成する。
３０〜５０ｋｅＶ，ドーズ量１×１０15〜１０16ｃｍ-2
の条件で、フッ化ボロンイオン（ＢＦ2 +）を注入し、熱
処理を行なうことにより、基板内に高濃度ソース領域１
０９と、高濃度ドレイン領域１１０と、いわゆるＬＤＤ
層である低濃度層１０８（ｐ層１０６の一部）と、終端
層１１３とを形成する。
【０００８】このような構造を有するｐＭＯＳトランジ
スタにおいては、フッ素の注入によりゲート電極１０３
中でのボロンの拡散を助長してゲート絶縁膜１０２内に
フッ素を高濃度にドープさせることができる。その結
果、ゲート電極１０３との熱膨張率差に起因するゲート
絶縁膜１０２内におけるストレスが緩和される。また、
基板内においては、フッ素がドープされたことにより、
ボロンの拡散が抑制され、浅い接合を実現することがで
きる。なお、ゲート電極１０３内の高抵抗層１１２は、
耐圧の向上のために形成されたものである。
スタにおいては、フッ素の注入によりゲート電極１０３
中でのボロンの拡散を助長してゲート絶縁膜１０２内に
フッ素を高濃度にドープさせることができる。その結
果、ゲート電極１０３との熱膨張率差に起因するゲート
絶縁膜１０２内におけるストレスが緩和される。また、
基板内においては、フッ素がドープされたことにより、
ボロンの拡散が抑制され、浅い接合を実現することがで
きる。なお、ゲート電極１０３内の高抵抗層１１２は、
耐圧の向上のために形成されたものである。
【０００９】
【発明が解決しようとする課題】しかしながら、最近、
ゲート電極内をボロンが拡散して基板に侵入することに
よる不具合も生じることがわかってきた。すなわち、ｐ
ＭＩＳトランジスタのゲート電極に注入されたボロンが
その後の熱処理により薄いゲート絶縁膜を突き抜けて基
板内まで拡散する「ボロン突き抜け」現象により、ｐＭ
ＩＳ型トランジスタのしきい値電圧が所定の値から変動
することが問題となっている。ｎＭＩＳトランジスタに
ｎ+ 型多結晶シリコン膜により構成されるゲート電極
を、ｐＭＩＳトランジスタにはｐ+ 型多結晶シリコン膜
により構成されるゲート電極をそれぞれ用いた、いわゆ
る「デュアルゲート型半導体装置」においても、ｐＭＩ
Ｓトランジスタのしきい値電圧の変動が問題となってい
る。
ゲート電極内をボロンが拡散して基板に侵入することに
よる不具合も生じることがわかってきた。すなわち、ｐ
ＭＩＳトランジスタのゲート電極に注入されたボロンが
その後の熱処理により薄いゲート絶縁膜を突き抜けて基
板内まで拡散する「ボロン突き抜け」現象により、ｐＭ
ＩＳ型トランジスタのしきい値電圧が所定の値から変動
することが問題となっている。ｎＭＩＳトランジスタに
ｎ+ 型多結晶シリコン膜により構成されるゲート電極
を、ｐＭＩＳトランジスタにはｐ+ 型多結晶シリコン膜
により構成されるゲート電極をそれぞれ用いた、いわゆ
る「デュアルゲート型半導体装置」においても、ｐＭＩ
Ｓトランジスタのしきい値電圧の変動が問題となってい
る。
【００１０】また、後述するように、ゲート絶縁膜内に
ボロンが蓄積されることにより、ゲート絶縁膜の信頼性
も劣化するという問題も明らかになってきている。すな
わち、上記公報の技術はゲート絶縁膜にフッ素を導入す
ることで、ゲート絶縁膜内におけるストレスを緩和し、
ひいては、信頼性の向上を図るものであるが、反面、ゲ
ート絶縁膜にフッ素と共にボロンも侵入することで、別
の観点から信頼性が劣化するという問題が浮上してきて
いる。
ボロンが蓄積されることにより、ゲート絶縁膜の信頼性
も劣化するという問題も明らかになってきている。すな
わち、上記公報の技術はゲート絶縁膜にフッ素を導入す
ることで、ゲート絶縁膜内におけるストレスを緩和し、
ひいては、信頼性の向上を図るものであるが、反面、ゲ
ート絶縁膜にフッ素と共にボロンも侵入することで、別
の観点から信頼性が劣化するという問題が浮上してきて
いる。
【００１１】本発明は、上記従来の問題に鑑みなされた
ものであり、その目的は、ゲート電極へのフッ素の注入
条件の適正化を行なうことにより、ゲート絶縁膜の信頼
性を向上し、かつ、ｐＭＩＳトランジスタの特性の変動
を防止しうる半導体装置の製造方法を提供することにあ
る。
ものであり、その目的は、ゲート電極へのフッ素の注入
条件の適正化を行なうことにより、ゲート絶縁膜の信頼
性を向上し、かつ、ｐＭＩＳトランジスタの特性の変動
を防止しうる半導体装置の製造方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板のｐＭＩＳトランジスタ形
成領域の上に、ゲート絶縁膜及び半導体膜を順次形成す
る第１の工程と、上記半導体膜をパターニングして、ｐ
ＭＩＳトランジスタのゲート電極を形成する第２の工程
と、上記第２の工程の前または第２の工程の後に、上記
ｐＭＩＳトランジスタのゲート電極にフッ素のドーズ量
が２×１０13〜２×１０15ｃｍ-2となる条件でフッ素を
含む不純物をイオン注入により導入する第３の工程と、
上記ｐＭＩＳトランジスタのゲート電極にボロンを導入
する第４の工程と、上記半導体基板内にｐ型不純物を導
入して、ｐＭＩＳトランジスタのソース・ドレイン領域
を形成する第５の工程と、熱処理により上記ゲート電極
中のフッ素を上記ゲート絶縁膜まで拡散させる第６の工
程とを備えている。
置の製造方法は、半導体基板のｐＭＩＳトランジスタ形
成領域の上に、ゲート絶縁膜及び半導体膜を順次形成す
る第１の工程と、上記半導体膜をパターニングして、ｐ
ＭＩＳトランジスタのゲート電極を形成する第２の工程
と、上記第２の工程の前または第２の工程の後に、上記
ｐＭＩＳトランジスタのゲート電極にフッ素のドーズ量
が２×１０13〜２×１０15ｃｍ-2となる条件でフッ素を
含む不純物をイオン注入により導入する第３の工程と、
上記ｐＭＩＳトランジスタのゲート電極にボロンを導入
する第４の工程と、上記半導体基板内にｐ型不純物を導
入して、ｐＭＩＳトランジスタのソース・ドレイン領域
を形成する第５の工程と、熱処理により上記ゲート電極
中のフッ素を上記ゲート絶縁膜まで拡散させる第６の工
程とを備えている。
【００１３】この方法により形成されたｐＭＩＳトラン
ジスタは以下のような特性上の利点を有することが確認
されている。まず、第３の工程で、ｐＭＩＳトランジス
タのゲート絶縁膜にフッ素が導入されるので、ゲート電
極とゲート絶縁膜との熱膨張率差に起因するゲート絶縁
膜の物理的なストレスが緩和され、トランジスタの信頼
性が向上する。また、ゲート電極内にはドーズ量が２×
１０13〜２×１０15ｃｍ-2となる条件でイオン注入され
たフッ素が導入されているので、第４の工程でゲート電
極に導入されたボロンのゲート絶縁膜及び半導体基板へ
の侵入が抑制され、トランジスタの特性の変動や信頼性
の悪化も生じないことが確認された。
ジスタは以下のような特性上の利点を有することが確認
されている。まず、第３の工程で、ｐＭＩＳトランジス
タのゲート絶縁膜にフッ素が導入されるので、ゲート電
極とゲート絶縁膜との熱膨張率差に起因するゲート絶縁
膜の物理的なストレスが緩和され、トランジスタの信頼
性が向上する。また、ゲート電極内にはドーズ量が２×
１０13〜２×１０15ｃｍ-2となる条件でイオン注入され
たフッ素が導入されているので、第４の工程でゲート電
極に導入されたボロンのゲート絶縁膜及び半導体基板へ
の侵入が抑制され、トランジスタの特性の変動や信頼性
の悪化も生じないことが確認された。
【００１４】上記第１の半導体装置の製造方法におい
て、上記第３の工程は、上記第１の工程の後上記第２の
工程の前に、上記半導体膜の全面に上記フッ素を含む不
純物を導入するように行なうことができる。
て、上記第３の工程は、上記第１の工程の後上記第２の
工程の前に、上記半導体膜の全面に上記フッ素を含む不
純物を導入するように行なうことができる。
【００１５】その場合、上記第３及び上記第４の工程
を、上記第１の工程の後上記第２の工程の前に、上記半
導体膜の全面に上記フッ素を含む不純物としてフッ化ボ
ロンを導入することにより同時に行い、上記第３及び第
４の工程の後、上記半導体膜上に保護絶縁膜を形成する
工程をさらに備え、上記第２の工程では、上記ゲート電
極と共に上記保護絶縁膜をもパターニングし、上記第５
の工程を、上記保護絶縁膜を付設したゲート電極をマス
クとするｐ型不純物のイオン注入により行なうことによ
り、ゲート電極内におけるボロンの濃度と半導体基板内
のソース・ドレイン領域におけるｐ型不純物濃度とが共
に適正値になるように個別に制御することができる。
を、上記第１の工程の後上記第２の工程の前に、上記半
導体膜の全面に上記フッ素を含む不純物としてフッ化ボ
ロンを導入することにより同時に行い、上記第３及び第
４の工程の後、上記半導体膜上に保護絶縁膜を形成する
工程をさらに備え、上記第２の工程では、上記ゲート電
極と共に上記保護絶縁膜をもパターニングし、上記第５
の工程を、上記保護絶縁膜を付設したゲート電極をマス
クとするｐ型不純物のイオン注入により行なうことによ
り、ゲート電極内におけるボロンの濃度と半導体基板内
のソース・ドレイン領域におけるｐ型不純物濃度とが共
に適正値になるように個別に制御することができる。
【００１６】上記半導体装置の製造方法において、上記
第３及び上記第４の工程を、上記フッ素を含む不純物と
してフッ化ボロンを導入することにより同時に行なうこ
とにより、工程が簡略化される。
第３及び上記第４の工程を、上記フッ素を含む不純物と
してフッ化ボロンを導入することにより同時に行なうこ
とにより、工程が簡略化される。
【００１７】上記第１の半導体装置の製造方法におい
て、上記第３の工程を、上記第２の工程の後、上記ゲー
ト電極及び半導体基板内に上記フッ素を含む不純物を導
入するように行なうことにより、半導体基板内における
ボロンの拡散が抑制されるので、浅い接合を容易に形成
することができる。
て、上記第３の工程を、上記第２の工程の後、上記ゲー
ト電極及び半導体基板内に上記フッ素を含む不純物を導
入するように行なうことにより、半導体基板内における
ボロンの拡散が抑制されるので、浅い接合を容易に形成
することができる。
【００１８】上記第１の半導体装置の製造方法におい
て、上記第３の工程をフッ素単体のイオン注入により行
い、上記第４及び第５の工程を、上記第２の工程の後ゲ
ート電極をマスクとして上記半導体基板内にボロン単体
を導入することにより行なうことにより、フッ素とボロ
ンの濃度がともに適正値になるように個別に制御するこ
とができる。
て、上記第３の工程をフッ素単体のイオン注入により行
い、上記第４及び第５の工程を、上記第２の工程の後ゲ
ート電極をマスクとして上記半導体基板内にボロン単体
を導入することにより行なうことにより、フッ素とボロ
ンの濃度がともに適正値になるように個別に制御するこ
とができる。
【００１９】上記第１の半導体装置の製造方法におい
て、上記第３の工程では、フッ素のドーズ量が２×１０
14ｃｍ-2以上となる条件でイオン注入することによりフ
ッ素を含む不純物を導入することがより好ましい。
て、上記第３の工程では、フッ素のドーズ量が２×１０
14ｃｍ-2以上となる条件でイオン注入することによりフ
ッ素を含む不純物を導入することがより好ましい。
【００２０】上記第１の半導体装置の製造方法におい
て、上記第５の工程の前に、上記ゲート電極をマスクと
して半導体基板にｐ型不純物を導入して、ｐＭＩＳトラ
ンジスタのＬＤＤ領域を形成する工程と、上記ｐＭＩＳ
トランジスタのゲート電極の側面に絶縁体サイドウォー
ルを形成する工程とをさらに備え、上記第５の工程を上
記絶縁体サイドウォール及び上記ゲート電極をマスクと
して行なうことにより、いわゆるＬＤＤ構造を有しなが
ら上述のように信頼性の高い特性の安定したｐＭＩＳト
ランジスタが得られる。
て、上記第５の工程の前に、上記ゲート電極をマスクと
して半導体基板にｐ型不純物を導入して、ｐＭＩＳトラ
ンジスタのＬＤＤ領域を形成する工程と、上記ｐＭＩＳ
トランジスタのゲート電極の側面に絶縁体サイドウォー
ルを形成する工程とをさらに備え、上記第５の工程を上
記絶縁体サイドウォール及び上記ゲート電極をマスクと
して行なうことにより、いわゆるＬＤＤ構造を有しなが
ら上述のように信頼性の高い特性の安定したｐＭＩＳト
ランジスタが得られる。
【００２１】上記第１の半導体装置の製造方法におい
て、上記第１の工程では、上記ゲート絶縁膜及び半導体
膜を半導体基板のｎＭＩＳトランジスタ形成領域の上ま
で形成し、上記第２の工程では、上記半導体膜のパター
ニングにより、ｎＭＩＳトランジスタのゲート電極を形
成し、上記第３の工程では、上記ｎＭＩＳトランジスタ
のゲート電極にもフッ素を含む不純物をイオン注入によ
り導入するとともに、上記ｎＭＩＳトランジスタのゲー
ト電極をマスクとして上記半導体基板の上記ｎＭＩＳト
ランジスタ形成領域にｎ型不純物を導入して、ｎＭＩＳ
トランジスタのソース・ドレイン領域を形成する工程を
さらに備えることにより、相補型ＭＩＳトランジスタが
形成される。その場合、ｎＭＩＳトランジスタのゲート
絶縁膜にもフッ素が導入されるので、上述の作用によ
り、ｎＭＩＳトランジスタの信頼性も向上する。
て、上記第１の工程では、上記ゲート絶縁膜及び半導体
膜を半導体基板のｎＭＩＳトランジスタ形成領域の上ま
で形成し、上記第２の工程では、上記半導体膜のパター
ニングにより、ｎＭＩＳトランジスタのゲート電極を形
成し、上記第３の工程では、上記ｎＭＩＳトランジスタ
のゲート電極にもフッ素を含む不純物をイオン注入によ
り導入するとともに、上記ｎＭＩＳトランジスタのゲー
ト電極をマスクとして上記半導体基板の上記ｎＭＩＳト
ランジスタ形成領域にｎ型不純物を導入して、ｎＭＩＳ
トランジスタのソース・ドレイン領域を形成する工程を
さらに備えることにより、相補型ＭＩＳトランジスタが
形成される。その場合、ｎＭＩＳトランジスタのゲート
絶縁膜にもフッ素が導入されるので、上述の作用によ
り、ｎＭＩＳトランジスタの信頼性も向上する。
【００２２】本発明の第２の半導体装置の製造方法は、
半導体基板のｎＭＩＳトランジスタ形成領域およびｐＭ
ＩＳトランジスタ形成領域の上にゲート絶縁膜及び半導
体膜を順次形成する第１の工程と、上記半導体膜をパタ
ーニングしてｎＭＩＳトランジスタおよびｐＭＩＳトラ
ンジスタのゲート電極を形成する第２の工程と、上記第
２の工程の後、基板全体の上記ゲート電極および上記半
導体基板にフッ化ボロンをイオン注入により導入して、
上記ｐＭＩＳトランジスタ形成領域にｐＭＩＳトランジ
スタの低濃度ｐ型ソース・ドレイン領域をする第３の工
程と、上記半導体基板のｎＭＩＳトランジスタ形成領域
に上記フッ化ボロンより高濃度のｎ型不純物を導入し
て、ｎＭＩＳトランジスタの低濃度ｎ型ソース・ドレイ
ン領域を形成する第４の工程と、上記ゲート電極の側面
に絶縁体サイドウォールを形成する第５の工程と、上記
半導体基板のｐＭＩＳトランジスタ形成領域に上記ゲー
ト電極及び絶縁体サイドウォールをマスクとしてｐ型不
純物を導入して高濃度ｐ型ソース・ドレイン領域を形成
する一方、上記半導体基板のｎＭＩＳトランジスタ形成
領域に上記ゲート電極及び絶縁体サイドウォールをマス
クとしてｎ型不純物を導入して高濃度ｎ型ソース・ドレ
イン領域を形成する第６の工程と、熱処理により上記ゲ
ート電極中のフッ素を上記ゲート絶縁膜まで拡散させる
工程とを備えている。
半導体基板のｎＭＩＳトランジスタ形成領域およびｐＭ
ＩＳトランジスタ形成領域の上にゲート絶縁膜及び半導
体膜を順次形成する第１の工程と、上記半導体膜をパタ
ーニングしてｎＭＩＳトランジスタおよびｐＭＩＳトラ
ンジスタのゲート電極を形成する第２の工程と、上記第
２の工程の後、基板全体の上記ゲート電極および上記半
導体基板にフッ化ボロンをイオン注入により導入して、
上記ｐＭＩＳトランジスタ形成領域にｐＭＩＳトランジ
スタの低濃度ｐ型ソース・ドレイン領域をする第３の工
程と、上記半導体基板のｎＭＩＳトランジスタ形成領域
に上記フッ化ボロンより高濃度のｎ型不純物を導入し
て、ｎＭＩＳトランジスタの低濃度ｎ型ソース・ドレイ
ン領域を形成する第４の工程と、上記ゲート電極の側面
に絶縁体サイドウォールを形成する第５の工程と、上記
半導体基板のｐＭＩＳトランジスタ形成領域に上記ゲー
ト電極及び絶縁体サイドウォールをマスクとしてｐ型不
純物を導入して高濃度ｐ型ソース・ドレイン領域を形成
する一方、上記半導体基板のｎＭＩＳトランジスタ形成
領域に上記ゲート電極及び絶縁体サイドウォールをマス
クとしてｎ型不純物を導入して高濃度ｎ型ソース・ドレ
イン領域を形成する第６の工程と、熱処理により上記ゲ
ート電極中のフッ素を上記ゲート絶縁膜まで拡散させる
工程とを備えている。
【００２３】この方法により、いわゆるＬＤＤ構造を有
しながら上述のように信頼性の高い特性の安定したｐＭ
ＩＳトランジスタと、ＬＤＤ構造を有しながら信頼性の
高いｎＭＩＳトランジスタとを備えた半導体装置が得ら
れる。しかも、ゲート電極へのフッ素の導入とｐＭＩＳ
トランジスタのＬＤＤ領域の形成とを１つの工程で兼用
して行なうので、工程が簡素化され、半導体装置の製造
コストが低減されることになる。
しながら上述のように信頼性の高い特性の安定したｐＭ
ＩＳトランジスタと、ＬＤＤ構造を有しながら信頼性の
高いｎＭＩＳトランジスタとを備えた半導体装置が得ら
れる。しかも、ゲート電極へのフッ素の導入とｐＭＩＳ
トランジスタのＬＤＤ領域の形成とを１つの工程で兼用
して行なうので、工程が簡素化され、半導体装置の製造
コストが低減されることになる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２５】（第１の実施形態）本実施形態では、ｐＭ
ＯＳトランジスタとｎＭＯＳトランジスタとが混在して
いる半導体装置について説明する。
ＯＳトランジスタとｎＭＯＳトランジスタとが混在して
いる半導体装置について説明する。
【００２６】図１（ａ）〜（ｅ）は、本発明の第１の実
施形態に係る半導体装置の製造方法を示す断面図であ
る。
施形態に係る半導体装置の製造方法を示す断面図であ
る。
【００２７】まず、図１（ａ）に示す工程で、シリコン
基板１のｐＭＯＳトランジスタ形成領域Ｒｐにｎウエル
１Ａを、ｎＭＯＳトランジスタ形成領域Ｒｎにｐウエル
１Ｂを形成した後、両者を分離するための素子分離領域
５を形成する。
基板１のｐＭＯＳトランジスタ形成領域Ｒｐにｎウエル
１Ａを、ｎＭＯＳトランジスタ形成領域Ｒｎにｐウエル
１Ｂを形成した後、両者を分離するための素子分離領域
５を形成する。
【００２８】次に、図１（ｂ）に示す工程で、シリコン
基板１の上に厚みが５ｎｍのシリコン酸化膜からなるゲ
ート酸化膜２を形成し、さらにその上に厚みが２００ｎ
ｍの多結晶シリコン膜３を堆積する。
基板１の上に厚みが５ｎｍのシリコン酸化膜からなるゲ
ート酸化膜２を形成し、さらにその上に厚みが２００ｎ
ｍの多結晶シリコン膜３を堆積する。
【００２９】次に、図１（ｃ）に示す工程で、多結晶シ
リコン膜３全体に、エネルギー１０ｋｅＶ，ドーズ量５
×１０14ｃｍ-2の条件でフッ素のイオン注入を行なう。
リコン膜３全体に、エネルギー１０ｋｅＶ，ドーズ量５
×１０14ｃｍ-2の条件でフッ素のイオン注入を行なう。
【００３０】次に、図１（ｄ）に示す工程で、多結晶シ
リコン膜３およびゲート酸化膜２をパターニングして、
ｐＭＯＳトランジスタのゲート電極３Ａ及びゲート酸化
膜２Ｂと、ｎＭＯＳトランジスタのゲート電極３Ｂ及び
ゲート酸化膜２Ｂとを形成する。ただし、ゲート酸化膜
２はパターニングされなくてもよい。
リコン膜３およびゲート酸化膜２をパターニングして、
ｐＭＯＳトランジスタのゲート電極３Ａ及びゲート酸化
膜２Ｂと、ｎＭＯＳトランジスタのゲート電極３Ｂ及び
ゲート酸化膜２Ｂとを形成する。ただし、ゲート酸化膜
２はパターニングされなくてもよい。
【００３１】次に、図１（ｅ）に示す工程で、各ゲート
電極３Ａ，３Ｂの側面にシリコン酸化膜からなるサイド
ウォール１１を形成した後、ｎＭＯＳトランジスタのソ
ース・ドレイン領域となるｎ型不純物拡散層７と、ｐＭ
ＯＳトランジスタのソース・ドレイン領域となるｐ型不
純物拡散層８とを形成する。そして、１０００℃，１０
秒の急速加熱処理を行なうことにより、ｐＭＯＳトラン
ジスタとｎＭＯＳトランジスタとが完成する。また、こ
の急速加熱処理によりフッ素がゲート電極３Ａ，３Ｂか
らゲート酸化膜２Ａ，２Ｂにそれぞれ拡散する。
電極３Ａ，３Ｂの側面にシリコン酸化膜からなるサイド
ウォール１１を形成した後、ｎＭＯＳトランジスタのソ
ース・ドレイン領域となるｎ型不純物拡散層７と、ｐＭ
ＯＳトランジスタのソース・ドレイン領域となるｐ型不
純物拡散層８とを形成する。そして、１０００℃，１０
秒の急速加熱処理を行なうことにより、ｐＭＯＳトラン
ジスタとｎＭＯＳトランジスタとが完成する。また、こ
の急速加熱処理によりフッ素がゲート電極３Ａ，３Ｂか
らゲート酸化膜２Ａ，２Ｂにそれぞれ拡散する。
【００３２】なお、ｎ型不純物拡散層７は、ｐＭＯＳト
ランジスタ形成領域Ｒｐをフォトレジストマスク等によ
り覆った状態で、ｎＭＯＳトランジスタ形成領域Ｒｎに
砒素（Ａｓ）等のｎ型不純物のイオンをエネルギー３０
ｋｅＶ，ドーズ量２×１０15ｃｍ-2の条件で基板面にほ
ぼ垂直な方向から注入することにより形成される。その
際、ｎＭＯＳトランジスタ形成領域Ｒｎのゲート電極３
Ｂもｎ型化（ｎ型多結晶シリコン膜）される。また、ｐ
型不純物拡散層８は、ｎＭＯＳトランジスタ形成領域Ｒ
ｎをフォトレジストマスク等により覆った状態で、ｐＭ
ＯＳトランジスタ形成領域Ｒｐにｐ型不純物のボロン
（Ｂ）のイオンをエネルギー８ｋｅＶ，ドーズ量２×１
０15ｃｍ-2の条件で基板面にほぼ垂直な方向から注入す
ることにより形成される。その際、ｐＭＯＳトランジス
タ形成領域Ｒｐのゲート電極３Ａもｐ型化（ｐ型多結晶
シリコン膜）される。なお、本実施形態及び以下の各実
施形態において、「基板面にほぼ垂直な方向」とは、チ
ャネリング防止のための７°程度の傾きを持った角度か
らイオン注入を行なうことをいう。ただし、ゲート電極
のチャネル方向を含む断面（図１（ｅ）に示す断面）に
おいては基板面に垂直で、ゲート幅方向に平行な断面内
で基板面に垂直な方向から７°傾いた方向から注入する
ことを意味する。
ランジスタ形成領域Ｒｐをフォトレジストマスク等によ
り覆った状態で、ｎＭＯＳトランジスタ形成領域Ｒｎに
砒素（Ａｓ）等のｎ型不純物のイオンをエネルギー３０
ｋｅＶ，ドーズ量２×１０15ｃｍ-2の条件で基板面にほ
ぼ垂直な方向から注入することにより形成される。その
際、ｎＭＯＳトランジスタ形成領域Ｒｎのゲート電極３
Ｂもｎ型化（ｎ型多結晶シリコン膜）される。また、ｐ
型不純物拡散層８は、ｎＭＯＳトランジスタ形成領域Ｒ
ｎをフォトレジストマスク等により覆った状態で、ｐＭ
ＯＳトランジスタ形成領域Ｒｐにｐ型不純物のボロン
（Ｂ）のイオンをエネルギー８ｋｅＶ，ドーズ量２×１
０15ｃｍ-2の条件で基板面にほぼ垂直な方向から注入す
ることにより形成される。その際、ｐＭＯＳトランジス
タ形成領域Ｒｐのゲート電極３Ａもｐ型化（ｐ型多結晶
シリコン膜）される。なお、本実施形態及び以下の各実
施形態において、「基板面にほぼ垂直な方向」とは、チ
ャネリング防止のための７°程度の傾きを持った角度か
らイオン注入を行なうことをいう。ただし、ゲート電極
のチャネル方向を含む断面（図１（ｅ）に示す断面）に
おいては基板面に垂直で、ゲート幅方向に平行な断面内
で基板面に垂直な方向から７°傾いた方向から注入する
ことを意味する。
【００３３】本実施形態によれば、ゲート電極３Ａ，３
Ｂとなるポリシリコン膜３にフッ素をイオン注入し、ゲ
ート電極３Ａ，３Ｂの形成後に、熱処理によりゲート電
極３Ａ，３Ｂからゲート酸化膜２Ａ，２Ｂにフッ素を拡
散することにより、ｎＭＯＳトランジスタおよびｐＭＯ
Ｓトランジスタにおいて、ゲート電極３Ａ，３Ｂとの熱
膨張係数の差によるゲート酸化膜２Ａ，２Ｂの物理的な
ストレスが緩和され、ゲート酸化膜２Ａ，２Ｂの信頼性
を向上することができる。これは、後述するように、ゲ
ート酸化膜２Ａ，２Ｂに物理的なストレスが印加された
場合、ゲート酸化膜２Ａ，２Ｂに未結合手が生じ、この
未結合手が界面準位となり、ゲート酸化膜２Ａ，２Ｂの
信頼性の劣化を引き起こすのであるが、未結合手に適当
な元素を結合させることにより、界面準位が消滅するか
らである。
Ｂとなるポリシリコン膜３にフッ素をイオン注入し、ゲ
ート電極３Ａ，３Ｂの形成後に、熱処理によりゲート電
極３Ａ，３Ｂからゲート酸化膜２Ａ，２Ｂにフッ素を拡
散することにより、ｎＭＯＳトランジスタおよびｐＭＯ
Ｓトランジスタにおいて、ゲート電極３Ａ，３Ｂとの熱
膨張係数の差によるゲート酸化膜２Ａ，２Ｂの物理的な
ストレスが緩和され、ゲート酸化膜２Ａ，２Ｂの信頼性
を向上することができる。これは、後述するように、ゲ
ート酸化膜２Ａ，２Ｂに物理的なストレスが印加された
場合、ゲート酸化膜２Ａ，２Ｂに未結合手が生じ、この
未結合手が界面準位となり、ゲート酸化膜２Ａ，２Ｂの
信頼性の劣化を引き起こすのであるが、未結合手に適当
な元素を結合させることにより、界面準位が消滅するか
らである。
【００３４】しかも、本実施形態では、フッ素をドーズ
量５×１０14ｃｍ-2という適正量でイオン注入している
ので、ｐＭＯＳトランジスタにおいて、ゲート電極３Ａ
内に導入されているボロンがゲート酸化膜２Ａを突き抜
けてシリコン基板１内に侵入するのを抑制することがで
きる。すなわち、ｐＭＯＳトランジスタの特性の変動を
抑制することができる。
量５×１０14ｃｍ-2という適正量でイオン注入している
ので、ｐＭＯＳトランジスタにおいて、ゲート電極３Ａ
内に導入されているボロンがゲート酸化膜２Ａを突き抜
けてシリコン基板１内に侵入するのを抑制することがで
きる。すなわち、ｐＭＯＳトランジスタの特性の変動を
抑制することができる。
【００３５】上記２つの効果が併せて得られる理由につ
いては後に詳しく説明するが、フッ素イオンのドーズ量
に換算して、２×１０13〜２×１０15ｃｍ-2の範囲であ
れば、上記２つの効果が得られることがわかった。
いては後に詳しく説明するが、フッ素イオンのドーズ量
に換算して、２×１０13〜２×１０15ｃｍ-2の範囲であ
れば、上記２つの効果が得られることがわかった。
【００３６】なお、ｐＭＯＳトランジスタが完成された
状態でのゲート酸化膜２Ａとゲート電極３Ａとの界面の
フッ素濃度の適正値については、まだ、正確なデータが
得られていないが、上述のイオン注入条件により上記２
つの効果が得られることが実験によるデータからわかっ
ている。
状態でのゲート酸化膜２Ａとゲート電極３Ａとの界面の
フッ素濃度の適正値については、まだ、正確なデータが
得られていないが、上述のイオン注入条件により上記２
つの効果が得られることが実験によるデータからわかっ
ている。
【００３７】なお、本実施形態では、図１（ｃ）に示す
工程で、フッ素イオンの注入を行なっているが、イオン
種として例えばＢＦ2 +のようにフッ素を含むものを注入
することにより、ゲート電極３Ａ内にフッ素を導入して
もよいことは言うまでもない。その場合の注入量は、フ
ッ素原子のドーズ量に換算して上述の範囲（２×１０13
〜２×１０15ｃｍ-2）内にあればよい。また、注入エネ
ルギーは、不純物がイオン注入時にゲート電極を突き抜
けない程度であればよい。具体的な値はゲート電極の厚
みによって異なるが、一般的には、１５〜２０ｋｅＶ以
下であればよい。
工程で、フッ素イオンの注入を行なっているが、イオン
種として例えばＢＦ2 +のようにフッ素を含むものを注入
することにより、ゲート電極３Ａ内にフッ素を導入して
もよいことは言うまでもない。その場合の注入量は、フ
ッ素原子のドーズ量に換算して上述の範囲（２×１０13
〜２×１０15ｃｍ-2）内にあればよい。また、注入エネ
ルギーは、不純物がイオン注入時にゲート電極を突き抜
けない程度であればよい。具体的な値はゲート電極の厚
みによって異なるが、一般的には、１５〜２０ｋｅＶ以
下であればよい。
【００３８】また、フッ素を導入する代わりに、水素ま
たは塩素を導入してもゲート酸化膜２Ａ，２Ｂの物理的
なストレスを緩和し、ゲート酸化膜２Ａ，２Ｂの信頼性
を向上することができる。これは、水素，塩素の添加に
よっても、ゲート酸化膜２Ａ，２Ｂへの物理的なストレ
スの印加に起因して生じる界面準位を消滅させることが
できるからである。水素または塩素の導入方法として
は、水素または塩素を含むイオン種をイオン注入しても
よいし、水素または塩素を含むガス中で熱処理による拡
散を行ってもよい。
たは塩素を導入してもゲート酸化膜２Ａ，２Ｂの物理的
なストレスを緩和し、ゲート酸化膜２Ａ，２Ｂの信頼性
を向上することができる。これは、水素，塩素の添加に
よっても、ゲート酸化膜２Ａ，２Ｂへの物理的なストレ
スの印加に起因して生じる界面準位を消滅させることが
できるからである。水素または塩素の導入方法として
は、水素または塩素を含むイオン種をイオン注入しても
よいし、水素または塩素を含むガス中で熱処理による拡
散を行ってもよい。
【００３９】また、第１の実施形態の変形形態として、
以下のような製造工程がある。まず、図１（ａ），
（ｂ）に示す工程と同じ処理を行なった後、図１（ｃ）
に示す工程で、フッ素イオン及びボロンイオンを個別
に、あるいはフッ化ボロンイオンとして多結晶シリコン
膜３内に導入する。次に、図１（ｃ）に示す工程の後、
多結晶シリコン膜３の上にシリコン酸化膜等の保護絶縁
膜を形成した後、図１（ｄ），（ｅ）に示す工程と同じ
処理をゲート電極３Ａ，３Ｂの上に保護絶縁膜を付設し
た状態で行なう。このような工程によると、ゲート電極
３Ａ，３Ｂ内のボロンの濃度とシリコン基板１内のボロ
ンの濃度とが共に適正な濃度になるように個別に制御で
きる利点がある。また、その場合、ｐＭＯＳトランジス
タ形成領域Ｒｐの多結晶シリコン膜３にはボロンを、ｎ
ＭＯＳトランジスタ形成領域Ｒｎの多結晶シリコン膜３
にはリンまたはヒ素を導入するように、マスクを用いた
個別のイオン注入を行なうことにより、デュアルゲート
型のｃＭＯＳトランジスタを形成してもよい。
以下のような製造工程がある。まず、図１（ａ），
（ｂ）に示す工程と同じ処理を行なった後、図１（ｃ）
に示す工程で、フッ素イオン及びボロンイオンを個別
に、あるいはフッ化ボロンイオンとして多結晶シリコン
膜３内に導入する。次に、図１（ｃ）に示す工程の後、
多結晶シリコン膜３の上にシリコン酸化膜等の保護絶縁
膜を形成した後、図１（ｄ），（ｅ）に示す工程と同じ
処理をゲート電極３Ａ，３Ｂの上に保護絶縁膜を付設し
た状態で行なう。このような工程によると、ゲート電極
３Ａ，３Ｂ内のボロンの濃度とシリコン基板１内のボロ
ンの濃度とが共に適正な濃度になるように個別に制御で
きる利点がある。また、その場合、ｐＭＯＳトランジス
タ形成領域Ｒｐの多結晶シリコン膜３にはボロンを、ｎ
ＭＯＳトランジスタ形成領域Ｒｎの多結晶シリコン膜３
にはリンまたはヒ素を導入するように、マスクを用いた
個別のイオン注入を行なうことにより、デュアルゲート
型のｃＭＯＳトランジスタを形成してもよい。
【００４０】（第２の実施形態）本実施形態では、ｐＭ
ＯＳトランジスタとｎＭＯＳトランジスタとが混在して
いる半導体装置について説明する。
ＯＳトランジスタとｎＭＯＳトランジスタとが混在して
いる半導体装置について説明する。
【００４１】図２（ａ）〜（ｅ）は、本発明の第２の実
施形態に係る半導体装置の製造方法を示す断面図であ
る。
施形態に係る半導体装置の製造方法を示す断面図であ
る。
【００４２】まず、図２（ａ）に示す工程で、第１の実
施形態と同様に、シリコン基板１のｐＭＯＳトランジス
タ形成領域Ｒｐにｎウエル１Ａを、ｎＭＯＳトランジス
タ形成領域Ｒｎにｐウエル１Ｂをそれぞれ形成した後、
両者を分離するための素子分離領域５を形成する。
施形態と同様に、シリコン基板１のｐＭＯＳトランジス
タ形成領域Ｒｐにｎウエル１Ａを、ｎＭＯＳトランジス
タ形成領域Ｒｎにｐウエル１Ｂをそれぞれ形成した後、
両者を分離するための素子分離領域５を形成する。
【００４３】次に、図２（ｂ）に示す工程で、シリコン
基板１の上に厚みが５ｎｍのゲート酸化膜２を形成し、
さらにその上に厚みが２００ｎｍの多結晶シリコン膜３
を堆積する。
基板１の上に厚みが５ｎｍのゲート酸化膜２を形成し、
さらにその上に厚みが２００ｎｍの多結晶シリコン膜３
を堆積する。
【００４４】次に、図２（ｃ）に示す工程で、多結晶シ
リコン膜３およびゲート酸化膜２をパターニングして、
ｐＭＯＳトランジスタのゲート電極３Ａ及びゲート酸化
膜２Ａと、ｎＭＯＳトランジスタのゲート電極３Ｂ及び
ゲート酸化膜２Ｂとを形成する。ただし、ゲート酸化膜
２はパターニングされなくてもよい。
リコン膜３およびゲート酸化膜２をパターニングして、
ｐＭＯＳトランジスタのゲート電極３Ａ及びゲート酸化
膜２Ａと、ｎＭＯＳトランジスタのゲート電極３Ｂ及び
ゲート酸化膜２Ｂとを形成する。ただし、ゲート酸化膜
２はパターニングされなくてもよい。
【００４５】次に、図２（ｄ）に示す工程で、基板全体
に、エネルギー１０ｋｅＶ，ドーズ量５×１０14ｃｍ-2
の条件で基板面にほぼ垂直な方向からフッ素のイオン注
入を行なう。
に、エネルギー１０ｋｅＶ，ドーズ量５×１０14ｃｍ-2
の条件で基板面にほぼ垂直な方向からフッ素のイオン注
入を行なう。
【００４６】次に、図２（ｅ）に示す工程で、第１の実
施形態と同様に、各ゲート電極３Ａ，３Ｂの側面にシリ
コン酸化膜からなるサイドウォール１１を形成した後、
ｎＭＯＳトランジスタのソース・ドレイン領域となるｎ
型不純物拡散層７と、ｐＭＯＳトランジスタのソース・
ドレイン領域となるｐ型不純物拡散層８とを形成する。
そして、１０００℃，１０秒の急速加熱処理を行なうこ
とにより、ｐＭＯＳトランジスタとｎＭＯＳトランジス
タとが完成する。また、この急速加熱処理によりフッ素
がゲート電極３Ａ，３Ｂからゲート酸化膜２Ａ，２Ｂに
それぞれ拡散する。
施形態と同様に、各ゲート電極３Ａ，３Ｂの側面にシリ
コン酸化膜からなるサイドウォール１１を形成した後、
ｎＭＯＳトランジスタのソース・ドレイン領域となるｎ
型不純物拡散層７と、ｐＭＯＳトランジスタのソース・
ドレイン領域となるｐ型不純物拡散層８とを形成する。
そして、１０００℃，１０秒の急速加熱処理を行なうこ
とにより、ｐＭＯＳトランジスタとｎＭＯＳトランジス
タとが完成する。また、この急速加熱処理によりフッ素
がゲート電極３Ａ，３Ｂからゲート酸化膜２Ａ，２Ｂに
それぞれ拡散する。
【００４７】なお、ｎ型不純物拡散層７及びｐ型不純物
拡散層８の形成は、上記第１の実施形態と同様に行なわ
れる。
拡散層８の形成は、上記第１の実施形態と同様に行なわ
れる。
【００４８】本実施形態によれば、上述の第１の実施形
態と同様の効果が得られるに加え、フッ素イオン注入を
ゲート電極３Ａ，３Ｂの形成後に行うことにより、ゲー
ト電極３Ａ，３Ｂやゲート酸化膜２Ａ，２Ｂだけでなく
シリコン基板１内の不純物拡散層７，８が形成される領
域にもフッ素が注入されるため、最後の熱処理の際にｎ
型不純物拡散層７，ｐ型不純物拡散層８内の不純物の拡
散が抑制され、浅い接合が容易に実現される。
態と同様の効果が得られるに加え、フッ素イオン注入を
ゲート電極３Ａ，３Ｂの形成後に行うことにより、ゲー
ト電極３Ａ，３Ｂやゲート酸化膜２Ａ，２Ｂだけでなく
シリコン基板１内の不純物拡散層７，８が形成される領
域にもフッ素が注入されるため、最後の熱処理の際にｎ
型不純物拡散層７，ｐ型不純物拡散層８内の不純物の拡
散が抑制され、浅い接合が容易に実現される。
【００４９】なお、本実施形態では、フッ素イオン注入
を、ゲート電極３Ａ，３Ｂの形成後で、ｎ型不純物拡散
層７およびｐ型不純物拡散層８を形成するための不純物
注入の前に行ったが、ｎ型不純物拡散層７およびｐ型不
純物拡散層８を形成するための不純物注入の後に行って
もよい。その場合、急速加熱処理は、フッ素イオン注入
の後に行なわれる。
を、ゲート電極３Ａ，３Ｂの形成後で、ｎ型不純物拡散
層７およびｐ型不純物拡散層８を形成するための不純物
注入の前に行ったが、ｎ型不純物拡散層７およびｐ型不
純物拡散層８を形成するための不純物注入の後に行って
もよい。その場合、急速加熱処理は、フッ素イオン注入
の後に行なわれる。
【００５０】なお、フッ素イオンに代えてフッ素を含む
イオン種を注入してもよく、ｐＭＯＳトランジスタのボ
ロン突き抜けを抑制するためのそれらのドーズ量につい
ては第１の実施形態で説明した通りである。
イオン種を注入してもよく、ｐＭＯＳトランジスタのボ
ロン突き抜けを抑制するためのそれらのドーズ量につい
ては第１の実施形態で説明した通りである。
【００５１】また、第１の実施形態で説明したように、
フッ素を導入する代わりに、水素または塩素を導入して
もゲート酸化膜２Ａ，２Ｂの物理的なストレスを緩和
し、ゲート酸化膜２Ａ，２Ｂの信頼性を向上することが
できる。
フッ素を導入する代わりに、水素または塩素を導入して
もゲート酸化膜２Ａ，２Ｂの物理的なストレスを緩和
し、ゲート酸化膜２Ａ，２Ｂの信頼性を向上することが
できる。
【００５２】（第３の実施形態）本実施形態では、ｐＭ
ＯＳトランジスタとｎＭＯＳトランジスタとが混在し、
それぞれがＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造を有している半導体装置について説明す
る。
ＯＳトランジスタとｎＭＯＳトランジスタとが混在し、
それぞれがＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造を有している半導体装置について説明す
る。
【００５３】図３（ａ）〜（ｅ）は、本発明の第３の実
施形態に係る半導体装置の製造方法を示す断面図であ
る。
施形態に係る半導体装置の製造方法を示す断面図であ
る。
【００５４】まず、図３（ａ）に示す工程で、第１の実
施形態と同様に、シリコン基板１のｐＭＯＳトランジス
タ形成領域Ｒｐにｎウエル１Ａを、ｎＭＯＳトランジス
タ形成領域Ｒｎにｐウエル１Ｂをそれぞれ形成した後、
両者を分離するための素子分離領域５を形成する。次
に、シリコン基板１の上に厚みが５ｎｍのゲート酸化膜
２を形成し、さらにその上に厚みが２００ｎｍの多結晶
シリコン膜３を堆積した後、多結晶シリコン膜３および
ゲート酸化膜２をパターニングして、ｐＭＯＳ及びｎＭ
ＯＳトランジスタのゲート電極３Ａ，３Ｂ及びゲート酸
化膜２Ａ，２Ｂを形成する。ただし、ゲート酸化膜２は
パターニングされなくてもよい。さらに、基板全体に、
注入エネルギー１０ｋｅＶ，ドーズ量５×１０14ｃｍ-2
の条件で基板面にほぼ垂直な方向からフッ素イオンの注
入を行なう。
施形態と同様に、シリコン基板１のｐＭＯＳトランジス
タ形成領域Ｒｐにｎウエル１Ａを、ｎＭＯＳトランジス
タ形成領域Ｒｎにｐウエル１Ｂをそれぞれ形成した後、
両者を分離するための素子分離領域５を形成する。次
に、シリコン基板１の上に厚みが５ｎｍのゲート酸化膜
２を形成し、さらにその上に厚みが２００ｎｍの多結晶
シリコン膜３を堆積した後、多結晶シリコン膜３および
ゲート酸化膜２をパターニングして、ｐＭＯＳ及びｎＭ
ＯＳトランジスタのゲート電極３Ａ，３Ｂ及びゲート酸
化膜２Ａ，２Ｂを形成する。ただし、ゲート酸化膜２は
パターニングされなくてもよい。さらに、基板全体に、
注入エネルギー１０ｋｅＶ，ドーズ量５×１０14ｃｍ-2
の条件で基板面にほぼ垂直な方向からフッ素イオンの注
入を行なう。
【００５５】次に、図３（ｂ）に示す工程で、ｎＭＯＳ
トランジスタ形成領域Ｒｎを覆うフォトレジスト膜４Ａ
を形成し、このフォトレジスト膜４Ａをマスクとしてｐ
ＭＯＳトランジスタ形成領域Ｒｐに、注入エネルギー１
５ｋｅＶ，ドーズ量１×１０14ｃｍ-2の条件で基板面に
ほぼ垂直な方向からフッ化ボロンイオン（ＢＦ2 +）の注
入を行ない、ｐＭＯＳトランジスタの低濃度ソース・ド
レイン領域（ＬＤＤ領域）となるｐ- 型不純物拡散層９
を形成する。
トランジスタ形成領域Ｒｎを覆うフォトレジスト膜４Ａ
を形成し、このフォトレジスト膜４Ａをマスクとしてｐ
ＭＯＳトランジスタ形成領域Ｒｐに、注入エネルギー１
５ｋｅＶ，ドーズ量１×１０14ｃｍ-2の条件で基板面に
ほぼ垂直な方向からフッ化ボロンイオン（ＢＦ2 +）の注
入を行ない、ｐＭＯＳトランジスタの低濃度ソース・ド
レイン領域（ＬＤＤ領域）となるｐ- 型不純物拡散層９
を形成する。
【００５６】次に、図３（ｃ）に示す工程で、ｐＭＯＳ
トランジスタ形成領域Ｒｐを覆うフォトレジスト膜４Ｂ
を形成し、このフォトレジスト膜４Ｂをマスクとしてｎ
ＭＯＳトランジスタ形成領域Ｒｎに、注入エネルギー１
５ｋｅＶ，ドーズ量１×１０14ｃｍ-2の条件で基板面に
ほぼ垂直な方向から砒素イオン（Ａｓ+ ）の注入を行な
い、ｎＭＯＳトランジスタの低濃度ソース・ドレイン領
域（ＬＤＤ領域）となるｎ- 型不純物拡散層１０を形成
する。
トランジスタ形成領域Ｒｐを覆うフォトレジスト膜４Ｂ
を形成し、このフォトレジスト膜４Ｂをマスクとしてｎ
ＭＯＳトランジスタ形成領域Ｒｎに、注入エネルギー１
５ｋｅＶ，ドーズ量１×１０14ｃｍ-2の条件で基板面に
ほぼ垂直な方向から砒素イオン（Ａｓ+ ）の注入を行な
い、ｎＭＯＳトランジスタの低濃度ソース・ドレイン領
域（ＬＤＤ領域）となるｎ- 型不純物拡散層１０を形成
する。
【００５７】次に、図３（ｄ）に示す工程で、第１の実
施形態と同様に、各ゲート電極３Ａ，３Ｂの側面にゲー
ト酸化膜からなるサイドウォール１１を形成する。
施形態と同様に、各ゲート電極３Ａ，３Ｂの側面にゲー
ト酸化膜からなるサイドウォール１１を形成する。
【００５８】さらに、図３（ｅ）に示す工程で、ｎＭＯ
Ｓトランジスタの高濃度ソース・ドレイン領域となるｎ
+ 型不純物拡散層１２と、ｐＭＯＳトランジスタの高濃
度ソース・ドレイン領域となるｐ+ 型不純物拡散層１３
とを形成する。そして、１０００℃，１０秒の急速加熱
処理を行なうことにより、ｐＭＯＳトランジスタとｎＭ
ＯＳトランジスタとが完成する。また、この急速加熱処
理によりフッ素がゲート電極３Ａ，３Ｂからゲート酸化
膜２Ａ，２Ｂにそれぞれ拡散する。
Ｓトランジスタの高濃度ソース・ドレイン領域となるｎ
+ 型不純物拡散層１２と、ｐＭＯＳトランジスタの高濃
度ソース・ドレイン領域となるｐ+ 型不純物拡散層１３
とを形成する。そして、１０００℃，１０秒の急速加熱
処理を行なうことにより、ｐＭＯＳトランジスタとｎＭ
ＯＳトランジスタとが完成する。また、この急速加熱処
理によりフッ素がゲート電極３Ａ，３Ｂからゲート酸化
膜２Ａ，２Ｂにそれぞれ拡散する。
【００５９】なお、ｎ+ 型不純物拡散層１２とｐ+ 型不
純物拡散層１３の形成は、上記第１，第２の実施形態に
おけるｎ型不純物拡散層７及びｐ型不純物拡散層８の形
成と同様の処理により行なわれる。
純物拡散層１３の形成は、上記第１，第２の実施形態に
おけるｎ型不純物拡散層７及びｐ型不純物拡散層８の形
成と同様の処理により行なわれる。
【００６０】本実施形態によれば、図３（ａ）に示す工
程で、ゲート電極３Ａ，３Ｂの形成後に、注入エネルギ
ー１０ｋｅＶ，ドーズ量５×１０14ｃｍ-2の条件で基板
全面にフッ素イオンを注入し、図３（ｂ）に示す工程
で、注入エネルギー１５ｋｅＶ，ドーズ量１×１０14ｃ
ｍ-2の条件でＢＦ2 +の注入を行なっている。すなわち、
ｐＭＯＳトランジスタのゲート電極３Ａ内には、ＬＤＤ
形成のためのイオン注入と合わせると、フッ素イオンの
ドーズ量に換算して合計３．５×１０14ｃｍ-2の注入量
でフッ素イオン注入が行なわれたことになる。この注入
量は、後述するように、ゲート酸化膜の物理的ストレス
の緩和とトランジスタの特性変動の防止とを発揮するた
めの条件に適合する。したがって、本実施形態によれ
ば、ＬＤＤ構造のＭＯＳトランジスタを備えた半導体装
置を形成する場合にも、上記第２の実施形態と同様の効
果が得られることになる。
程で、ゲート電極３Ａ，３Ｂの形成後に、注入エネルギ
ー１０ｋｅＶ，ドーズ量５×１０14ｃｍ-2の条件で基板
全面にフッ素イオンを注入し、図３（ｂ）に示す工程
で、注入エネルギー１５ｋｅＶ，ドーズ量１×１０14ｃ
ｍ-2の条件でＢＦ2 +の注入を行なっている。すなわち、
ｐＭＯＳトランジスタのゲート電極３Ａ内には、ＬＤＤ
形成のためのイオン注入と合わせると、フッ素イオンの
ドーズ量に換算して合計３．５×１０14ｃｍ-2の注入量
でフッ素イオン注入が行なわれたことになる。この注入
量は、後述するように、ゲート酸化膜の物理的ストレス
の緩和とトランジスタの特性変動の防止とを発揮するた
めの条件に適合する。したがって、本実施形態によれ
ば、ＬＤＤ構造のＭＯＳトランジスタを備えた半導体装
置を形成する場合にも、上記第２の実施形態と同様の効
果が得られることになる。
【００６１】なお、本実施形態では、フッ素のイオン注
入を図３（ａ）に示す工程でゲート電極３Ａ，３Ｂの形
成直後に行なうようにしたが、第１の実施形態と同様
に、多結晶シリコン膜を堆積した状態で、多結晶シリコ
ン膜全体にフッ素イオンを注入してもよい。ただし、本
実施形態のようにゲート電極３Ａ，３Ｂのパターン形成
後にフッ素イオン注入を行うようにすれば、シリコン基
板１にもフッ素が注入されるため、最後の熱処理で、不
純物拡散層内の不純物が拡散するのを抑制する効果が得
られ、浅い接合を容易に形成できる。
入を図３（ａ）に示す工程でゲート電極３Ａ，３Ｂの形
成直後に行なうようにしたが、第１の実施形態と同様
に、多結晶シリコン膜を堆積した状態で、多結晶シリコ
ン膜全体にフッ素イオンを注入してもよい。ただし、本
実施形態のようにゲート電極３Ａ，３Ｂのパターン形成
後にフッ素イオン注入を行うようにすれば、シリコン基
板１にもフッ素が注入されるため、最後の熱処理で、不
純物拡散層内の不純物が拡散するのを抑制する効果が得
られ、浅い接合を容易に形成できる。
【００６２】また、本実施形態では、図３（ａ）に示す
工程で基板全体にフッ素イオンを注入したが、フッ素イ
オンの注入を、図３（ｂ），（ｃ）に示す工程で、ｐＭ
ＯＳトランジスタ形成領域ＲｐとｎＭＯＳトランジスタ
形成領域Ｒｎとに分けて行なってもよい。このように、
フッ素イオン注入の際に、フォトレジストマスク等を用
いてｐＭＯＳトランジスタ形成領域ＲｐまたはｎＭＯＳ
トランジスタ形成領域Ｒｎを覆っておくことにより、ｐ
ＭＯＳトランジスタおよびｎＭＯＳトランジスタが混在
する半導体装置においてプロセス自由度を向上できる。
工程で基板全体にフッ素イオンを注入したが、フッ素イ
オンの注入を、図３（ｂ），（ｃ）に示す工程で、ｐＭ
ＯＳトランジスタ形成領域ＲｐとｎＭＯＳトランジスタ
形成領域Ｒｎとに分けて行なってもよい。このように、
フッ素イオン注入の際に、フォトレジストマスク等を用
いてｐＭＯＳトランジスタ形成領域ＲｐまたはｎＭＯＳ
トランジスタ形成領域Ｒｎを覆っておくことにより、ｐ
ＭＯＳトランジスタおよびｎＭＯＳトランジスタが混在
する半導体装置においてプロセス自由度を向上できる。
【００６３】さらに、本実施形態では、フッ素のイオン
注入を、ゲート電極３Ａ，３Ｂのパターン形成直後でｐ
型，ｎ型不純物注入の前に行うようにしたが、全ての不
純物注入後すなわちｎ+ 型不純物拡散層１２およびｐ+
型不純物拡散層１３を形成するための不純物注入の後
に、図３（ｄ）に示す工程で行ってもよい。その場合、
急速加熱処理は、フッ素イオン注入の後で行う。
注入を、ゲート電極３Ａ，３Ｂのパターン形成直後でｐ
型，ｎ型不純物注入の前に行うようにしたが、全ての不
純物注入後すなわちｎ+ 型不純物拡散層１２およびｐ+
型不純物拡散層１３を形成するための不純物注入の後
に、図３（ｄ）に示す工程で行ってもよい。その場合、
急速加熱処理は、フッ素イオン注入の後で行う。
【００６４】なお、フッ素イオンに代えてフッ素を含む
イオン種を注入してもよく、ｐＭＯＳトランジスタのボ
ロン突き抜けを抑制するためのそれらのドーズ量および
ゲート酸化膜２Ａ，２Ｂとゲート電極３Ａ，３Ｂとの界
面のフッ素濃度については第１の実施形態で説明した通
りである。
イオン種を注入してもよく、ｐＭＯＳトランジスタのボ
ロン突き抜けを抑制するためのそれらのドーズ量および
ゲート酸化膜２Ａ，２Ｂとゲート電極３Ａ，３Ｂとの界
面のフッ素濃度については第１の実施形態で説明した通
りである。
【００６５】さらに、本実施形態において、図３（ａ）
に示す工程におけるフッ素のイオン注入を省略すること
も可能である。その場合、ｎＭＯＳトランジスタ側のゲ
ート電極３Ｂにはフッ素は導入されないことになるが、
ゲート電極３Ｂから基板へのＡｓの突き抜けを生じるお
それはほとんどない。ただし、フッ素のイオン注入を省
略する場合には、図３（ｂ）に示す工程におけるフッ化
ボロンの注入をやや濃い目にすることが好ましい。
に示す工程におけるフッ素のイオン注入を省略すること
も可能である。その場合、ｎＭＯＳトランジスタ側のゲ
ート電極３Ｂにはフッ素は導入されないことになるが、
ゲート電極３Ｂから基板へのＡｓの突き抜けを生じるお
それはほとんどない。ただし、フッ素のイオン注入を省
略する場合には、図３（ｂ）に示す工程におけるフッ化
ボロンの注入をやや濃い目にすることが好ましい。
【００６６】また、第１の実施形態で説明したように、
フッ素を導入する代わりに、水素または塩素を導入して
もゲート酸化膜２Ａ，２Ｂの物理的なストレスを緩和
し、ゲート酸化膜２Ａ，２Ｂの信頼性を向上することが
できる。
フッ素を導入する代わりに、水素または塩素を導入して
もゲート酸化膜２Ａ，２Ｂの物理的なストレスを緩和
し、ゲート酸化膜２Ａ，２Ｂの信頼性を向上することが
できる。
【００６７】なお、図３（ａ）に示す工程で、基板全体
に、たとえば注入エネルギー１０ｋｅＶ，ドーズ量５×
１０14ｃｍ-2の条件で基板面にほぼ垂直な方向からフッ
素イオンの注入を行なってもよい。
に、たとえば注入エネルギー１０ｋｅＶ，ドーズ量５×
１０14ｃｍ-2の条件で基板面にほぼ垂直な方向からフッ
素イオンの注入を行なってもよい。
【００６８】（第４の実施形態）本実施形態でも、第３
の実施形態同様、ｐＭＯＳトランジスタとｎＭＯＳトラ
ンジスタとが混在し、それぞれがＬＤＤ構造を有してい
る半導体装置について説明する。
の実施形態同様、ｐＭＯＳトランジスタとｎＭＯＳトラ
ンジスタとが混在し、それぞれがＬＤＤ構造を有してい
る半導体装置について説明する。
【００６９】図４（ａ）〜（ｅ）は、本発明の第４の実
施形態における半導体装置の製造方法を示す断面図であ
る。
施形態における半導体装置の製造方法を示す断面図であ
る。
【００７０】まず、図４（ａ）に示す工程で、第２の実
施形態と同様に、シリコン基板１のｐＭＯＳトランジス
タ形成領域Ｒｐにｎウエル１Ａを、ｎＭＯＳトランジス
タ形成領域Ｒｎにｐウエル１Ｂをそれぞれ形成した後、
両者を分離するための素子分離領域５を形成する。次
に、シリコン基板１の上に厚みが５ｎｍのゲート酸化膜
２を形成し、さらにその上に厚みが２００ｎｍの多結晶
シリコン膜３を堆積した後、多結晶シリコン膜３および
ゲート酸化膜２をパターニングして、ｐＭＯＳ及びｎＭ
ＯＳトランジスタのゲート電極３Ａ，３Ｂ及びゲート酸
化膜２Ａ，２Ｂを形成する。ただし、ゲート酸化膜２は
パターニングされなくてもよい。
施形態と同様に、シリコン基板１のｐＭＯＳトランジス
タ形成領域Ｒｐにｎウエル１Ａを、ｎＭＯＳトランジス
タ形成領域Ｒｎにｐウエル１Ｂをそれぞれ形成した後、
両者を分離するための素子分離領域５を形成する。次
に、シリコン基板１の上に厚みが５ｎｍのゲート酸化膜
２を形成し、さらにその上に厚みが２００ｎｍの多結晶
シリコン膜３を堆積した後、多結晶シリコン膜３および
ゲート酸化膜２をパターニングして、ｐＭＯＳ及びｎＭ
ＯＳトランジスタのゲート電極３Ａ，３Ｂ及びゲート酸
化膜２Ａ，２Ｂを形成する。ただし、ゲート酸化膜２は
パターニングされなくてもよい。
【００７１】次に、図４（ｂ）に示す工程で、基板全体
に、注入エネルギー１５ｋｅＶ，ドーズ量１×１０14ｃ
ｍ-2の条件で基板面にほぼ垂直な方向からフッ化ボロン
（ＢＦ2 +）を注入し、ｐＭＯＳトランジスタ形成領域Ｒ
ｐだけでなくｎＭＯＳトランジスタ形成領域Ｒｎにも、
ｐ- 型不純物拡散層９を形成する。
に、注入エネルギー１５ｋｅＶ，ドーズ量１×１０14ｃ
ｍ-2の条件で基板面にほぼ垂直な方向からフッ化ボロン
（ＢＦ2 +）を注入し、ｐＭＯＳトランジスタ形成領域Ｒ
ｐだけでなくｎＭＯＳトランジスタ形成領域Ｒｎにも、
ｐ- 型不純物拡散層９を形成する。
【００７２】次に、図４（ｃ）に示す工程で、ｐＭＯＳ
トランジスタ形成領域Ｒｐを覆うフォトレジスト膜４Ｃ
を形成し、このフォトレジスト膜４Ｃをマスクとして、
ｎＭＯＳトランジスタ形成領域Ｒｎに、エネルギー１５
ｋｅＶ、ドーズ量２×１０14ｃｍ-2の条件で基板面にほ
ぼ垂直な方向から砒素イオン（Ａｓ+ ）の注入を行な
い、ｎＭＯＳトランジスタ形成領域Ｒｎにｎ- 型不純物
拡散層１０を形成する。この砒素イオンの注入は、図４
（ｂ）に示す工程におけるフッ化ボロンのドーズ量より
も多いドーズ量で行なわれる。
トランジスタ形成領域Ｒｐを覆うフォトレジスト膜４Ｃ
を形成し、このフォトレジスト膜４Ｃをマスクとして、
ｎＭＯＳトランジスタ形成領域Ｒｎに、エネルギー１５
ｋｅＶ、ドーズ量２×１０14ｃｍ-2の条件で基板面にほ
ぼ垂直な方向から砒素イオン（Ａｓ+ ）の注入を行な
い、ｎＭＯＳトランジスタ形成領域Ｒｎにｎ- 型不純物
拡散層１０を形成する。この砒素イオンの注入は、図４
（ｂ）に示す工程におけるフッ化ボロンのドーズ量より
も多いドーズ量で行なわれる。
【００７３】次に、図４（ｄ）に示す工程で、ゲート電
極３Ａ，３Ｂの側面にサイドウォール１１を形成する。
極３Ａ，３Ｂの側面にサイドウォール１１を形成する。
【００７４】その後、図４（ｅ）に示す工程で、ｎ+ 型
不純物拡散層１２とｐ+ 型不純物拡散層１３を形成し、
１０００℃，１０秒の急速加熱処理を行って半導体装置
が完成する。この急速加熱処理により、図４（ｂ）の工
程でフッ化ボロンとして注入したフッ素がゲート電極３
Ａ，３Ｂからゲート酸化膜２Ａ，２Ｂに拡散する。な
お、ｎ+ 型不純物拡散層１２，ｐ+ 型不純物拡散層１３
は、第１，第２の実施形態におけるｎ型不純物拡散層
７，ｐ型不純物拡散層８と同様にして形成する。
不純物拡散層１２とｐ+ 型不純物拡散層１３を形成し、
１０００℃，１０秒の急速加熱処理を行って半導体装置
が完成する。この急速加熱処理により、図４（ｂ）の工
程でフッ化ボロンとして注入したフッ素がゲート電極３
Ａ，３Ｂからゲート酸化膜２Ａ，２Ｂに拡散する。な
お、ｎ+ 型不純物拡散層１２，ｐ+ 型不純物拡散層１３
は、第１，第２の実施形態におけるｎ型不純物拡散層
７，ｐ型不純物拡散層８と同様にして形成する。
【００７５】本実施形態によれば、ゲート電極３Ａ，３
Ｂのパターン形成後に、全面にフッ化ボロンをイオン注
入し、熱処理によりゲート電極３Ａ，３Ｂからゲート酸
化膜２にフッ素を拡散することにより、ＬＤＤ構造のｎ
ＭＯＳトランジスタおよびｐＭＯＳトランジスタにおい
て、ゲート電極３Ａ，３Ｂとの熱膨張係数の差によるゲ
ート酸化膜２Ａ，２Ｂの物理的なストレスが緩和され、
ゲート酸化膜２Ａ，２Ｂの信頼性を向上することができ
るとともに、ゲート電極３Ａからシリコン基板１内への
ボロンの突き抜けに起因するｐＭＯＳトランジスタの特
性の変動を抑制することができる。
Ｂのパターン形成後に、全面にフッ化ボロンをイオン注
入し、熱処理によりゲート電極３Ａ，３Ｂからゲート酸
化膜２にフッ素を拡散することにより、ＬＤＤ構造のｎ
ＭＯＳトランジスタおよびｐＭＯＳトランジスタにおい
て、ゲート電極３Ａ，３Ｂとの熱膨張係数の差によるゲ
ート酸化膜２Ａ，２Ｂの物理的なストレスが緩和され、
ゲート酸化膜２Ａ，２Ｂの信頼性を向上することができ
るとともに、ゲート電極３Ａからシリコン基板１内への
ボロンの突き抜けに起因するｐＭＯＳトランジスタの特
性の変動を抑制することができる。
【００７６】特に、図４（ｂ）に示すゲート電極３Ａ，
３Ｂ形成後のフッ化ボロンのイオン注入は、ＬＤＤ構造
のｐＭＯＳトランジスタのｐ- 型不純物拡散層９の形成
工程を兼ねているため、工程を削減することができると
いう利点が得られる。
３Ｂ形成後のフッ化ボロンのイオン注入は、ＬＤＤ構造
のｐＭＯＳトランジスタのｐ- 型不純物拡散層９の形成
工程を兼ねているため、工程を削減することができると
いう利点が得られる。
【００７７】なお、マスクとしてフォトレジスト膜４Ａ
〜４Ｃの代わりに、酸化膜、窒化膜等を用いても同様の
効果が得られる。
〜４Ｃの代わりに、酸化膜、窒化膜等を用いても同様の
効果が得られる。
【００７８】また、本実施形態において、図４（ｂ）に
示す工程でフッ化ボロンをイオン注入する際に、ｎＭＯ
Ｓトランジスタ形成領域Ｒｎをフォトレジスト膜等で覆
った状態で、ｐＭＯＳトランジスタ形成領域Ｒｐにのみ
フッ化ボロンイオンを注入するようにすると、ｎ- 型不
純物拡散層１０を形成するためのｎ型不純物（ここでは
砒素）のドーズ量をフッ化ボロンよりも多くする必要は
ない。
示す工程でフッ化ボロンをイオン注入する際に、ｎＭＯ
Ｓトランジスタ形成領域Ｒｎをフォトレジスト膜等で覆
った状態で、ｐＭＯＳトランジスタ形成領域Ｒｐにのみ
フッ化ボロンイオンを注入するようにすると、ｎ- 型不
純物拡散層１０を形成するためのｎ型不純物（ここでは
砒素）のドーズ量をフッ化ボロンよりも多くする必要は
ない。
【００７９】なお、上記第１〜第５の実施形態におい
て、ゲート酸化膜２としては、酸化膜，酸窒化膜，窒化
膜，酸化タンタル膜などを用いることができる。
て、ゲート酸化膜２としては、酸化膜，酸窒化膜，窒化
膜，酸化タンタル膜などを用いることができる。
【００８０】（各実施形態の作用効果の説明）一般に、
シリコン単結晶からなるシリコン基板や、多結晶シリコ
ン膜から形成されたゲート電極に導入されたフッ素はボ
ロンの拡散を抑制し、ゲート酸化膜に導入されたフッ素
はボロンの拡散を促進してゲート電極から基板へのボロ
ン突き抜けを助長し、トランジスタの特性を変動させる
と考えられている。ここで、ボロンの突き抜けによるト
ランジスタの特性の変動を生じさせず、かつ、ゲート酸
化膜の信頼性を向上させるという作用効果が得られるフ
ッ素の適正な注入量について、以下に説明する。
シリコン単結晶からなるシリコン基板や、多結晶シリコ
ン膜から形成されたゲート電極に導入されたフッ素はボ
ロンの拡散を抑制し、ゲート酸化膜に導入されたフッ素
はボロンの拡散を促進してゲート電極から基板へのボロ
ン突き抜けを助長し、トランジスタの特性を変動させる
と考えられている。ここで、ボロンの突き抜けによるト
ランジスタの特性の変動を生じさせず、かつ、ゲート酸
化膜の信頼性を向上させるという作用効果が得られるフ
ッ素の適正な注入量について、以下に説明する。
【００８１】図５は、上記第３の実施形態とほぼ同様の
工程で形成されたｐＭＯＳトランジスタであって、ボロ
ンをドープしたゲート電極と、厚みが６ｎｍのゲート酸
化膜とを有する表面チャネル型ｐＭＯＳトランジスタに
おけるＱBDのＢＦ2 +注入条件依存性を示す図である。す
なわち、図５の横軸は、第３の実施形態の図３（ｂ）に
示す工程におけるＢＦ2 +のドーズ量を表している。すな
わち、最終の断面形状が図３（ｅ）に示すＬＤＤ構造の
ｐＭＯＳトランジスタと基本的に同様の構造を有し、ｐ
- 型不純物拡散層９の形成にＢＦ2 +注入を、ｐ+ 型不純
物拡散層１３の形成にＢ+ イオン注入（エネルギー１０
ｋｅＶ、ドーズ量２×１０15ｃｍ-2）をそれぞれ行なっ
て形成されたｐＭＯＳトランジスタについて得られたデ
ータである。また、図５の縦軸のＱBDは、絶縁破壊する
までにゲート酸化膜に注入された総電荷量である絶縁破
壊電荷量（Ｃｈａｒｇｅ ｔｏ Ｂｒｅａｋｄｏｗｎ）
を表す。
工程で形成されたｐＭＯＳトランジスタであって、ボロ
ンをドープしたゲート電極と、厚みが６ｎｍのゲート酸
化膜とを有する表面チャネル型ｐＭＯＳトランジスタに
おけるＱBDのＢＦ2 +注入条件依存性を示す図である。す
なわち、図５の横軸は、第３の実施形態の図３（ｂ）に
示す工程におけるＢＦ2 +のドーズ量を表している。すな
わち、最終の断面形状が図３（ｅ）に示すＬＤＤ構造の
ｐＭＯＳトランジスタと基本的に同様の構造を有し、ｐ
- 型不純物拡散層９の形成にＢＦ2 +注入を、ｐ+ 型不純
物拡散層１３の形成にＢ+ イオン注入（エネルギー１０
ｋｅＶ、ドーズ量２×１０15ｃｍ-2）をそれぞれ行なっ
て形成されたｐＭＯＳトランジスタについて得られたデ
ータである。また、図５の縦軸のＱBDは、絶縁破壊する
までにゲート酸化膜に注入された総電荷量である絶縁破
壊電荷量（Ｃｈａｒｇｅ ｔｏ Ｂｒｅａｋｄｏｗｎ）
を表す。
【００８２】図６は、図５のデータを得たｐＭＯＳトラ
ンジスタと同じ構造を有する表面チャネル型ｐＭＯＳト
ランジスタについて得られたデータであって、フラット
バンド電圧のＢＦ2 +注入条件依存性を示す。
ンジスタと同じ構造を有する表面チャネル型ｐＭＯＳト
ランジスタについて得られたデータであって、フラット
バンド電圧のＢＦ2 +注入条件依存性を示す。
【００８３】図５に示すように、ＢＦ2 +のドーズ量が２
×１０14ｃｍ-2以下の範囲では、フッ素量の増加に伴っ
て絶縁破壊電荷量ＱBDが増加している。これは、ゲート
酸化膜に拡散したフッ素が酸化膜中の物理的なストレス
を開放することによると考えられる。その作用につい
て、さらに詳しく説明する。
×１０14ｃｍ-2以下の範囲では、フッ素量の増加に伴っ
て絶縁破壊電荷量ＱBDが増加している。これは、ゲート
酸化膜に拡散したフッ素が酸化膜中の物理的なストレス
を開放することによると考えられる。その作用につい
て、さらに詳しく説明する。
【００８４】図７は、膜厚が６ｎｍのゲート酸化膜を有
するＭＯＳトランジスタの絶縁ゲート部のＣ−Ｖ波形が
ゲート電極へのフッ素の注入の有無によって変化するこ
とを説明するための図である。図７において、縦軸のＣ
／ＣOXは（ゲート酸化膜の測定容量／理想的なゲート酸
化膜容量）を示す。また、横軸はゲート電極に印加され
る電圧を表している。そして、図７のデータは、図１
（ｅ）に示すｐＭＯＳトランジスタと基本的に同じ構造
を有するｐＭＯＳトランジスタについてのデータであ
る。ただし、ｐ+ 型不純物拡散層１３の形成には、ドー
ズ量が４×１０15ｃｍ-2の条件でＢ+ イオン注入を行な
い、ゲート電極形成後にＲＴＡ（ＲａｐｉｄＴｈｅｒｍ
ａｌ Ａｎｎｅａｌｉｎｇ）処理を行なって、故意にゲ
ート酸化膜に物理的ストレスを与えている。図７中のＣ
−Ｖ波形線７Ａは、上述の条件によるｐ+ 型不純物拡散
層形成のためのＢ+ 注入と、ドーズ量が５×１０14ｃｍ
-2の条件でフッ素イオン注入とを行なったものについて
のデータであり、図７中のＣ−Ｖ波形線７Ｂはｐ+ 型不
純物拡散層形成のためのＢ+ 注入のみを行ないフッ素イ
オン注入を行なっていないものについてのデータであ
る。Ｃ−Ｖ波形線７Ｂには物理的ストレスによる界面準
位の存在を示す凹凸が多く、特に、ゲート電圧０．２５
付近には多くの界面準位の存在を示す大きな凹凸部が現
れている。それに対し、フッ素がドープされた試料につ
いてのＣ−Ｖ波形線７Ａは、ほとんど凹凸のないなめら
かな形状を有しており、界面準位がほとんど存在してい
ないこと、つまり、物理的ストレスによる界面準位が消
滅し、物理的ストレスが開放されていることが推定され
る。このように、ゲート酸化膜へのフッ素の拡散によ
り、ゲート酸化膜の物理的ストレスを開放する効果があ
る。この効果は、ｐＭＯＳトランジスタに限らず、ｎＭ
ＯＳトランジスタにおいても同様に得られる。
するＭＯＳトランジスタの絶縁ゲート部のＣ−Ｖ波形が
ゲート電極へのフッ素の注入の有無によって変化するこ
とを説明するための図である。図７において、縦軸のＣ
／ＣOXは（ゲート酸化膜の測定容量／理想的なゲート酸
化膜容量）を示す。また、横軸はゲート電極に印加され
る電圧を表している。そして、図７のデータは、図１
（ｅ）に示すｐＭＯＳトランジスタと基本的に同じ構造
を有するｐＭＯＳトランジスタについてのデータであ
る。ただし、ｐ+ 型不純物拡散層１３の形成には、ドー
ズ量が４×１０15ｃｍ-2の条件でＢ+ イオン注入を行な
い、ゲート電極形成後にＲＴＡ（ＲａｐｉｄＴｈｅｒｍ
ａｌ Ａｎｎｅａｌｉｎｇ）処理を行なって、故意にゲ
ート酸化膜に物理的ストレスを与えている。図７中のＣ
−Ｖ波形線７Ａは、上述の条件によるｐ+ 型不純物拡散
層形成のためのＢ+ 注入と、ドーズ量が５×１０14ｃｍ
-2の条件でフッ素イオン注入とを行なったものについて
のデータであり、図７中のＣ−Ｖ波形線７Ｂはｐ+ 型不
純物拡散層形成のためのＢ+ 注入のみを行ないフッ素イ
オン注入を行なっていないものについてのデータであ
る。Ｃ−Ｖ波形線７Ｂには物理的ストレスによる界面準
位の存在を示す凹凸が多く、特に、ゲート電圧０．２５
付近には多くの界面準位の存在を示す大きな凹凸部が現
れている。それに対し、フッ素がドープされた試料につ
いてのＣ−Ｖ波形線７Ａは、ほとんど凹凸のないなめら
かな形状を有しており、界面準位がほとんど存在してい
ないこと、つまり、物理的ストレスによる界面準位が消
滅し、物理的ストレスが開放されていることが推定され
る。このように、ゲート酸化膜へのフッ素の拡散によ
り、ゲート酸化膜の物理的ストレスを開放する効果があ
る。この効果は、ｐＭＯＳトランジスタに限らず、ｎＭ
ＯＳトランジスタにおいても同様に得られる。
【００８５】ただし、ＢＦ2 +の注入量が２×１０13ｃｍ
-2よりも少なくなると、絶縁破壊電荷量ＱBDの向上効果
が小さくなる。
-2よりも少なくなると、絶縁破壊電荷量ＱBDの向上効果
が小さくなる。
【００８６】一方、図５に示すように、ＢＦ2 +のドーズ
量が１×１０15ｃｍ-2を越えると、かえって絶縁破壊電
荷量ＱBDが低下することもわかった。これは、ｐＭＯＳ
トランジスタのゲート電極３Ａからゲート酸化膜２Ａに
拡散したボロンが蓄積されて、不純物準位が多量に生じ
ることに起因するものと思われる。
量が１×１０15ｃｍ-2を越えると、かえって絶縁破壊電
荷量ＱBDが低下することもわかった。これは、ｐＭＯＳ
トランジスタのゲート電極３Ａからゲート酸化膜２Ａに
拡散したボロンが蓄積されて、不純物準位が多量に生じ
ることに起因するものと思われる。
【００８７】したがって、フッ素イオンの注入量は、Ｂ
Ｆ2 +換算で１×１０13〜１×１０15ｃｍ-2の範囲、つま
り、フッ素単体としては２×１０13〜２×１０15ｃｍ-2
の範囲であることが好ましい。さらに、図５から、ＢＦ
2 +の注入量１×１０14ｃｍ-2以上であることがより好ま
しいこともわかる。
Ｆ2 +換算で１×１０13〜１×１０15ｃｍ-2の範囲、つま
り、フッ素単体としては２×１０13〜２×１０15ｃｍ-2
の範囲であることが好ましい。さらに、図５から、ＢＦ
2 +の注入量１×１０14ｃｍ-2以上であることがより好ま
しいこともわかる。
【００８８】また、図６に示すように、ＢＦ2 +のドーズ
量が１×１０15ｃｍ-2以下の範囲においてはフラットバ
ンド電圧は変化しておらず、シリコン基板１内へのボロ
ン突き抜けは起こっていないことがわかる。一方、ＢＦ
2 +のドーズ量が１×１０15ｃｍ-2を越えるとフラットバ
ンド電圧が上昇し、しきい値電圧等のトランジスタの特
性が悪化することがわかる。
量が１×１０15ｃｍ-2以下の範囲においてはフラットバ
ンド電圧は変化しておらず、シリコン基板１内へのボロ
ン突き抜けは起こっていないことがわかる。一方、ＢＦ
2 +のドーズ量が１×１０15ｃｍ-2を越えるとフラットバ
ンド電圧が上昇し、しきい値電圧等のトランジスタの特
性が悪化することがわかる。
【００８９】一方、特開平９−２５２１１７号公報に開
示されている図８（ａ）〜（ｄ）に示すような製造工程
の場合、図８（ａ）と図８（ｄ）の工程でゲート電極１
０３に注入されるフッ素量を合わせると、ＢＦ2 + のド
ーズ量に換算して約１．１×１０15〜１．０１×１０16
ｃｍ-2となる。従って、上記広報の技術では、ゲート絶
縁膜の信頼性の低下とトランジスタの特性の変動とを防
止することができないことがわかる。
示されている図８（ａ）〜（ｄ）に示すような製造工程
の場合、図８（ａ）と図８（ｄ）の工程でゲート電極１
０３に注入されるフッ素量を合わせると、ＢＦ2 + のド
ーズ量に換算して約１．１×１０15〜１．０１×１０16
ｃｍ-2となる。従って、上記広報の技術では、ゲート絶
縁膜の信頼性の低下とトランジスタの特性の変動とを防
止することができないことがわかる。
【００９０】なお、上記各実施形態においては、ゲート
絶縁膜としてゲート酸化膜を用いた場合について説明し
たが、本発明のゲート絶縁膜はゲート酸化膜に限定され
るものではなく、酸窒化膜，窒化膜，酸化タンタル膜な
どを用いた場合にも同様に適用することができる。
絶縁膜としてゲート酸化膜を用いた場合について説明し
たが、本発明のゲート絶縁膜はゲート酸化膜に限定され
るものではなく、酸窒化膜，窒化膜，酸化タンタル膜な
どを用いた場合にも同様に適用することができる。
【００９１】
【発明の効果】本発明の半導体装置の製造方法による
と、ｐＭＩＳトランジスタのゲート電極にフッ素のドー
ズ量が２×１０13〜２×１０15ｃｍ-2となる条件でフッ
素を含む不純物をイオン注入により導入するようにした
ので、ゲート絶縁膜の物理的なストレスを緩和してゲー
ト酸化膜の信頼性を向上させるとともに、ｐＭＩＳトラ
ンジスタの特性の変動をも抑制することができる。
と、ｐＭＩＳトランジスタのゲート電極にフッ素のドー
ズ量が２×１０13〜２×１０15ｃｍ-2となる条件でフッ
素を含む不純物をイオン注入により導入するようにした
ので、ゲート絶縁膜の物理的なストレスを緩和してゲー
ト酸化膜の信頼性を向上させるとともに、ｐＭＩＳトラ
ンジスタの特性の変動をも抑制することができる。
【図１】ゲート電極形成前の多結晶シリコン膜全体にフ
ッ素のイオン注入を行なうようにした第１の実施形態に
係る半導体装置の製造工程を示す断面図である。
ッ素のイオン注入を行なうようにした第１の実施形態に
係る半導体装置の製造工程を示す断面図である。
【図２】ゲート電極形成後にフッ素のイオン注入を行な
うようにした第２の実施形態に係る半導体装置の製造工
程を示す断面図である。
うようにした第２の実施形態に係る半導体装置の製造工
程を示す断面図である。
【図３】ＬＤＤ構造を有する半導体装置の形成のために
本発明を適用した第３の実施形態に係る半導体装置の製
造工程を示す断面図である。
本発明を適用した第３の実施形態に係る半導体装置の製
造工程を示す断面図である。
【図４】フッ化ボロンのイオン注入によりゲート電極へ
のフッ素の導入とｐＭＩＳトランジスタのＬＤＤ領域の
形成とを同時に行なうようにした第３の実施形態に係る
半導体装置の製造工程を示す断面図である。
のフッ素の導入とｐＭＩＳトランジスタのＬＤＤ領域の
形成とを同時に行なうようにした第３の実施形態に係る
半導体装置の製造工程を示す断面図である。
【図５】ＱＢＤ（Ｃｈａｒｇｅ ｔｏ Ｂｒｅａｋｄｏ
ｗｎ）のフッ素ドーズ量依存性を示す図である。
ｗｎ）のフッ素ドーズ量依存性を示す図である。
【図６】フラットバンド電圧のフッ素ドーズ量依存性を
示す図である。
示す図である。
【図７】フッ素ドーズ量の有無によるＣ−Ｖ波形の相違
を示す図である。
を示す図である。
【図８】従来の半導体装置の製造工程を示す断面図であ
る。
る。
１ シリコン基板 Ｒｐ ｐＭＯＳトランジスタ形成領域 Ｒｎ ｎＭＯＳトランジスタ形成領域 ２ ゲート酸化膜 ３ 多結晶シリコン膜（半導体膜） ４ フォトレジスト膜 ５ 素子分離領域 ３Ａ，３Ｂ ゲート電極 ７ ｎ型不純物拡散層（ソース・ドレイン領域） ８ ｐ型不純物拡散層（ソース・ドレイン領域） ９ ｐ- 型不純物拡散層（低濃度ｐ型ソース・ドレイン
領域） １０ ｎ- 型不純物拡散層（低濃度ｎ型ソース・ドレイ
ン領域） １１ サイドウォール １２ ｎ+ 型不純物拡散層（高濃度ｎ型ソース・ドレイ
ン領域） １３ ｐ+ 型不純物拡散層（高濃度ｐ型ソース・ドレイ
ン領域）
領域） １０ ｎ- 型不純物拡散層（低濃度ｎ型ソース・ドレイ
ン領域） １１ サイドウォール １２ ｎ+ 型不純物拡散層（高濃度ｎ型ソース・ドレイ
ン領域） １３ ｐ+ 型不純物拡散層（高濃度ｐ型ソース・ドレイ
ン領域）
Claims (13)
- 【請求項１】 半導体基板のｐＭＩＳトランジスタ形成
領域の上に、ゲート絶縁膜及び半導体膜を順次形成する
第１の工程と、 上記半導体膜をパターニングして、ｐＭＩＳトランジス
タのゲート電極を形成する第２の工程と、 上記第２の工程の前または第２の工程の後に、上記ｐＭ
ＩＳトランジスタのゲート電極にフッ素のドーズ量が２
×１０13〜２×１０15ｃｍ-2となる条件でフッ素を含む
不純物をイオン注入により導入する第３の工程と、 上記ｐＭＩＳトランジスタのゲート電極にボロンを導入
する第４の工程と、 上記半導体基板内にｐ型不純物を導入して、ｐＭＩＳト
ランジスタのソース・ドレイン領域を形成する第５の工
程と、 熱処理により上記ゲート電極中のフッ素を上記ゲート絶
縁膜まで拡散させる第６の工程とを備えている半導体装
置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記第３の工程は、上記第１の工程の後上記第２の工程
の前に、上記半導体膜の全面に上記フッ素を含む不純物
を導入するように行なわれることを特徴とする半導体装
置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 上記第３及び上記第４の工程は、上記第１の工程の後上
記第２の工程の前に、上記半導体膜の全面に上記フッ素
を含む不純物としてフッ化ボロンを導入することにより
同時に行なわれ、 上記第３及び第４の工程の後、上記半導体膜上に保護絶
縁膜を形成する工程をさらに備え、 上記第２の工程では、上記ゲート電極と共に上記保護絶
縁膜をもパターニングし、 上記第５の工程は、上記保護絶縁膜を付設したゲート電
極をマスクとするｐ型不純物のイオン注入により行なわ
れることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 上記第３及び上記第４の工程は、上記フッ素を含む不純
物としてフッ化ボロンを導入することにより同時に行な
われることを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 上記第３の工程は、上記第２の工程の後、上記ゲート電
極及び半導体基板内に上記フッ素を含む不純物を導入す
るように行なわれることを特徴とする半導体装置の製造
装置。 - 【請求項６】 請求項１記載の半導体装置の製造方法に
おいて、 上記第３の工程は、フッ素単体のイオン注入により行な
われ、 上記第４及び第５の工程は、上記第２の工程の後、ゲー
ト電極をマスクとして上記半導体基板内にボロン単体を
導入することにより行なわれることを特徴とする半導体
装置の製造方法。 - 【請求項７】 請求項１記載の半導体装置の製造方法に
おいて、 上記第５の工程の前に、上記ゲート電極をマスクとして
半導体基板にｐ型不純物を導入して、ｐＭＩＳトランジ
スタのＬＤＤ領域を形成する工程と、 上記ｐＭＩＳトランジスタのゲート電極の側面に絶縁体
サイドウォールを形成する工程とをさらに備え、 上記第５の工程は、上記絶縁体サイドウォール及び上記
ゲート電極をマスクとして行なわれることを特徴とする
半導体装置の製造方法。 - 【請求項８】 請求項１〜７のうちいずれか１つに記載
の半導体装置の製造方法において、 上記第３の工程では、フッ素のドーズ量が２×１０14ｃ
ｍ-2以上となる条件でフッ素を含む不純物をイオン注入
することにより導入することを特徴とする半導体装置の
製造方法。 - 【請求項９】 請求項１記載の半導体装置の製造方法に
おいて、 上記第１の工程では、上記ゲート絶縁膜及び半導体膜を
半導体基板のｎＭＩＳトランジスタ形成領域の上まで形
成し、 上記第２の工程では、上記半導体膜のパターニングによ
り、ｎＭＩＳトランジスタのゲート電極を形成し、 上記第３の工程では、上記ｎＭＩＳトランジスタのゲー
ト電極にもフッ素を含む不純物をイオン注入により導入
するとともに、 上記ｎＭＩＳトランジスタのゲート電極をマスクとして
上記半導体基板の上記ｎＭＩＳトランジスタ形成領域に
ｎ型不純物を導入して、ｎＭＩＳトランジスタのソース
・ドレイン領域を形成する工程をさらに備えていること
を特徴とする半導体装置の製造方法。 - 【請求項１０】 半導体基板のｎＭＩＳトランジスタ形
成領域およびｐＭＩＳトランジスタ形成領域の上にゲー
ト絶縁膜及び半導体膜を順次形成する第１の工程と、 上記半導体膜をパターニングしてｎＭＩＳトランジスタ
およびｐＭＩＳトランジスタのゲート電極を形成する第
２の工程と、 上記第２の工程の後、基板全体の上記ゲート電極および
上記半導体基板にフッ化ボロンをイオン注入により導入
して、上記ｐＭＩＳトランジスタ形成領域にｐＭＩＳト
ランジスタの低濃度ｐ型ソース・ドレイン領域をする第
３の工程と、 上記半導体基板のｎＭＩＳトランジスタ形成領域に上記
フッ化ボロンより高濃度のｎ型不純物を導入して、ｎＭ
ＩＳトランジスタの低濃度ｎ型ソース・ドレイン領域を
形成する第４の工程と、 上記ゲート電極の側面に絶縁体サイドウォールを形成す
る第５の工程と、 上記半導体基板のｐＭＩＳトランジスタ形成領域に上記
ゲート電極及び絶縁体サイドウォールをマスクとしてｐ
型不純物を導入して高濃度ｐ型ソース・ドレイン領域を
形成する第６の工程と、 上記半導体基板のｎＭＩＳトランジスタ形成領域に上記
ゲート電極及び絶縁体サイドウォールをマスクとしてｎ
型不純物を導入して高濃度ｎ型ソース・ドレイン領域を
形成する第７の工程と、 熱処理により上記ゲート電極中のフッ素を上記ゲート絶
縁膜まで拡散させる第８の工程とを備えている半導体装
置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、 上記第２の工程では、フッ化ボロンをドーズ量が１×１
０13〜１×１０15ｃｍ-2の条件でイオン注入することに
より導入することを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１２記載の半導体装置の製造方
法において、 上記第２の工程では、フッ化ボロンをドーズ量が１×１
０14ｃｍ-2以上の条件でイオン注入することにより導入
することを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１０記載の半導体装置の製造方
法において、 上記第６の工程では、上記半導体基板のｐＭＩＳトラン
ジスタ形成領域に、ボロン単体を導入することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10264134A JPH11163345A (ja) | 1997-09-29 | 1998-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-264286 | 1997-09-29 | ||
| JP26428697 | 1997-09-29 | ||
| JP10264134A JPH11163345A (ja) | 1997-09-29 | 1998-09-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163345A true JPH11163345A (ja) | 1999-06-18 |
Family
ID=26546369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10264134A Pending JPH11163345A (ja) | 1997-09-29 | 1998-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163345A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170889A (ja) * | 2000-11-30 | 2002-06-14 | Nec Corp | 半導体装置およびその製造方法 |
| JP2004281690A (ja) * | 2003-03-14 | 2004-10-07 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
| JP2005032864A (ja) * | 2003-07-09 | 2005-02-03 | Sharp Corp | 半導体装置の製造方法 |
| KR100622812B1 (ko) | 2004-12-29 | 2006-09-18 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 제조 방법 |
| US11462625B2 (en) | 2020-02-20 | 2022-10-04 | Asahi Kasel Microdevices Corporation | Semiconductor device having fluorine in the interface regions between the gate electrode and the channel |
Citations (12)
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-
1998
- 1998-09-18 JP JP10264134A patent/JPH11163345A/ja active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020409 |