JP2002170889A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【課題】 ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴで構成され
るＣＭＯＳＦＥＴのトータルの動作電流を増加すること
で、ＣＭＯＳＦＥＴの動作性能を向上することが可能な
半導体装置およびその製造方法を提供する。 【解決手段】 ＣＭＯＳＦＥＴを構成するＰＭＯＳＦＥ
Ｔのゲート絶縁膜１０５中に含まれる正の固定電荷の電
荷量が、ＮＭＯＳＦＥＴのゲート絶縁膜１０６中に含ま
れる正の固定電荷の電荷量よりも多い構成とする。ＰＭ
ＯＳＦＥＴのゲート絶縁膜１０５中に存在する正の固定
電荷によってＰＭＯＳＦＥＴのチャネル不純物濃度を減
らすことができ、動作電流を増大することができる。一
方、ＮＭＯＳＦＥＴにおいてはゲート絶縁膜１０６中の
正の固定電荷によってチャネル不純物濃度を高くするこ
とになり、動作電流を減少させることになる。ＰＭＯＳ
ＦＥＴの動作電流の増加の程度は、ＮＭＯＳＦＥＴの動
作電流の減少の程度よりも数倍大きいため、結果として
ＣＭＯＳＦＥＴのトータルの動作電流は増加し、ＣＭＯ
ＳＦＥＴの駆動性能が向上することになる。
るＣＭＯＳＦＥＴのトータルの動作電流を増加すること
で、ＣＭＯＳＦＥＴの動作性能を向上することが可能な
半導体装置およびその製造方法を提供する。 【解決手段】 ＣＭＯＳＦＥＴを構成するＰＭＯＳＦＥ
Ｔのゲート絶縁膜１０５中に含まれる正の固定電荷の電
荷量が、ＮＭＯＳＦＥＴのゲート絶縁膜１０６中に含ま
れる正の固定電荷の電荷量よりも多い構成とする。ＰＭ
ＯＳＦＥＴのゲート絶縁膜１０５中に存在する正の固定
電荷によってＰＭＯＳＦＥＴのチャネル不純物濃度を減
らすことができ、動作電流を増大することができる。一
方、ＮＭＯＳＦＥＴにおいてはゲート絶縁膜１０６中の
正の固定電荷によってチャネル不純物濃度を高くするこ
とになり、動作電流を減少させることになる。ＰＭＯＳ
ＦＥＴの動作電流の増加の程度は、ＮＭＯＳＦＥＴの動
作電流の減少の程度よりも数倍大きいため、結果として
ＣＭＯＳＦＥＴのトータルの動作電流は増加し、ＣＭＯ
ＳＦＥＴの駆動性能が向上することになる。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳＦＥＴ（相
補型ＭＯＳ電界効果トランジスタ）を含む半導体装置に
関し、特にＣＭＯＳ回路の動作性能の向上を図った半導
体装置とその製造方法に関するものである。
補型ＭＯＳ電界効果トランジスタ）を含む半導体装置に
関し、特にＣＭＯＳ回路の動作性能の向上を図った半導
体装置とその製造方法に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ回路は、例えば図１６に示すよ
うに、ＰＭＯＳＦＥＴ（Ｐチャネル型ＭＯＳ電界効果ト
ランジスタ）１とＮＭＯＳＦＥＴ（Ｎチャネル型ＭＯＳ
電界効果トランジスタ）１のソース・ドレインを縦列接
続して電源ＶＤＤとグランドＧＮＤとの間に接続し、両
ＭＯＳトランジスタのゲートを相互に接続して入力端Ｉ
Ｎとし、両ＭＯＳＦＥＴのソース・ドレインの接続点を
出力端としてインバータ構造のＣＭＯＳＦＥＴ１として
構成する。また、この例では同様にＰＭＯＳＦＥＴ２と
ＮＭＯＳＦＥＴ２とでＣＭＯＳＦＥＴ２を構成して、前
記ＣＭＯＳＦＥＴ１の後段に接続した２段構造としてい
る。このようなＣＭＯＳ回路では、前段のＣＭＯＳＦＥ
Ｔ１の入力端ＩＮに矩形信号を入力すると、その出力段
には反転した矩形信号が出力されて後段のＣＭＯＳＦＥ
Ｔ２に入力され、後段のＣＭＯＳＦＥＴ２の出力端ＯＵ
ＴからはＶＤＤをピーク電圧とする非反転の矩形信号が
出力される。このようなＣＭＯＳ回路では、前段のＣＭ
ＯＳＦＥＴ１についてみると、入力信号の立ち上がりで
ＰＭＯＳＦＥＴ１がオフ、ＮＭＯＳＦＥＴ１がオンし、
出力が立ち下がる。また、入力信号の立ち下がりでＰＭ
ＯＳＦＥＴ１がオンし、ＮＭＯＳＦＥＴ１がオフし、出
力が立ち上がる。したがって、出力の立ち下がりと立ち
上がりはＮＭＯＳＦＥＴ１のオン動作と、ＰＭＯＳＦＥ
Ｔ１のオン動作の速度、換言すれば各ＭＯＳＦＥＴの動
作電流を大きくすることに依存することになり、各ＭＯ
ＳＦＥＴの動作電流が大きい方がＣＭＯＳＦＥＴの高速
性、すなわち駆動性能が向上し、ＣＭＯＳ回路全体の駆
動性能が向上することになる。
うに、ＰＭＯＳＦＥＴ（Ｐチャネル型ＭＯＳ電界効果ト
ランジスタ）１とＮＭＯＳＦＥＴ（Ｎチャネル型ＭＯＳ
電界効果トランジスタ）１のソース・ドレインを縦列接
続して電源ＶＤＤとグランドＧＮＤとの間に接続し、両
ＭＯＳトランジスタのゲートを相互に接続して入力端Ｉ
Ｎとし、両ＭＯＳＦＥＴのソース・ドレインの接続点を
出力端としてインバータ構造のＣＭＯＳＦＥＴ１として
構成する。また、この例では同様にＰＭＯＳＦＥＴ２と
ＮＭＯＳＦＥＴ２とでＣＭＯＳＦＥＴ２を構成して、前
記ＣＭＯＳＦＥＴ１の後段に接続した２段構造としてい
る。このようなＣＭＯＳ回路では、前段のＣＭＯＳＦＥ
Ｔ１の入力端ＩＮに矩形信号を入力すると、その出力段
には反転した矩形信号が出力されて後段のＣＭＯＳＦＥ
Ｔ２に入力され、後段のＣＭＯＳＦＥＴ２の出力端ＯＵ
ＴからはＶＤＤをピーク電圧とする非反転の矩形信号が
出力される。このようなＣＭＯＳ回路では、前段のＣＭ
ＯＳＦＥＴ１についてみると、入力信号の立ち上がりで
ＰＭＯＳＦＥＴ１がオフ、ＮＭＯＳＦＥＴ１がオンし、
出力が立ち下がる。また、入力信号の立ち下がりでＰＭ
ＯＳＦＥＴ１がオンし、ＮＭＯＳＦＥＴ１がオフし、出
力が立ち上がる。したがって、出力の立ち下がりと立ち
上がりはＮＭＯＳＦＥＴ１のオン動作と、ＰＭＯＳＦＥ
Ｔ１のオン動作の速度、換言すれば各ＭＯＳＦＥＴの動
作電流を大きくすることに依存することになり、各ＭＯ
ＳＦＥＴの動作電流が大きい方がＣＭＯＳＦＥＴの高速
性、すなわち駆動性能が向上し、ＣＭＯＳ回路全体の駆
動性能が向上することになる。
【０００３】一方、ＭＯＳＦＥＴにおける前記した動作
電流は基板のチャネル領域の不純物濃度に相関を有して
おり、チャネル領域の不純物濃度を下げると動作電流が
増加することが知られている。これは、チャネル領域で
のキャリアが不純物原子に散乱され、キャリアの移動速
度が低下しているからである。しかしながら、基板のチ
ャネル領域の不純物濃度は、トランジスタのしきい値電
圧Ｖｔｈを決定する主要因であるため、不純物濃度を下
げるとＮＭＯＳＦＥＴでは正電圧のＶｔｈが下がり（負
電圧側にシフトする）、ＰＭＯＳＦＥＴでは負電圧のＶ
ｔｈが下がる（正電圧側にシフトする）という現象が生
じてしまう。なお、以降はＶｔｈの絶対値が増加するこ
とを上げると称し、絶対値が下がることを下げると称す
る。
電流は基板のチャネル領域の不純物濃度に相関を有して
おり、チャネル領域の不純物濃度を下げると動作電流が
増加することが知られている。これは、チャネル領域で
のキャリアが不純物原子に散乱され、キャリアの移動速
度が低下しているからである。しかしながら、基板のチ
ャネル領域の不純物濃度は、トランジスタのしきい値電
圧Ｖｔｈを決定する主要因であるため、不純物濃度を下
げるとＮＭＯＳＦＥＴでは正電圧のＶｔｈが下がり（負
電圧側にシフトする）、ＰＭＯＳＦＥＴでは負電圧のＶ
ｔｈが下がる（正電圧側にシフトする）という現象が生
じてしまう。なお、以降はＶｔｈの絶対値が増加するこ
とを上げると称し、絶対値が下がることを下げると称す
る。
【０００４】
【発明が解決しようとする課題】ところで、ＶｔｈはＣ
ＭＯＳＦＥＴに入力される信号電圧によって規定される
設計事項である。したがって、チャネル不純物濃度は動
作電流の向上から規定されるのではなく、この所望Ｖｔ
ｈ実現のためにある範囲内で規定されてしまうのが実際
である。つまり、動作電流を増大させるためにチャネル
不純物濃度を下げたいのであるが、設計事項であるＶｔ
ｈに影響が出てしまう。言い換えれば、Ｖｔｈが下がっ
てしまうためにそれが出来ないのである。所望のＶｔｈ
を維持しつつ、ＣＭＯＳＦＥＴの動作性能を向上するこ
とは難しいのである。したがって、チャネル不純物濃度
とは独立にＶｔｈを制御する技術を用い、Ｖｔｈを下げ
ることなるチャネル不純物濃度を下げることが要求され
ることになる。
ＭＯＳＦＥＴに入力される信号電圧によって規定される
設計事項である。したがって、チャネル不純物濃度は動
作電流の向上から規定されるのではなく、この所望Ｖｔ
ｈ実現のためにある範囲内で規定されてしまうのが実際
である。つまり、動作電流を増大させるためにチャネル
不純物濃度を下げたいのであるが、設計事項であるＶｔ
ｈに影響が出てしまう。言い換えれば、Ｖｔｈが下がっ
てしまうためにそれが出来ないのである。所望のＶｔｈ
を維持しつつ、ＣＭＯＳＦＥＴの動作性能を向上するこ
とは難しいのである。したがって、チャネル不純物濃度
とは独立にＶｔｈを制御する技術を用い、Ｖｔｈを下げ
ることなるチャネル不純物濃度を下げることが要求され
ることになる。
【０００５】また、Ｖｔｈは、ゲート絶縁膜中の固定電
荷にも依存する。チャネル不純物濃度を一定と仮定し、
ゲート絶縁膜中に正の電荷が存在するとＶｔｈは負電圧
に変化し、ゲート絶縁膜中に負の電荷が存在するとＶｔ
ｈは正電圧に変化する。言い換えると、所望のＶｔｈを
実現するとき、ゲート絶縁膜中に正の電荷が存在する
と、チャネル不純物濃度はＰＭＯＳＦＥＴで低くするこ
とができるが、ＮＭＯＳＦＥＴでは逆に高くせざるを得
ないのである。一方、ゲート絶縁膜中に負の電荷が存在
すると、チャネル不純物濃度はＮＭＯＳＦＥＴで低くす
ることができるが、ＰＭＯＳＦＥＴでは逆に高くせざる
を得ないのである。したがって、ＣＭＯＳＦＥＴの場合
にゲート絶縁膜に正、または負の固定電荷が存在する
と、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの一方ではチャネ
ル不純物濃度を下げることができるが、他方はチャネル
不純物濃度が上がることになり、結果してＣＭＯＳＦＥ
Ｔのトータルの動作電流を増加することは困難であり、
ＣＭＯＳＦＥＴの動作性能を向上させることは難しい。
荷にも依存する。チャネル不純物濃度を一定と仮定し、
ゲート絶縁膜中に正の電荷が存在するとＶｔｈは負電圧
に変化し、ゲート絶縁膜中に負の電荷が存在するとＶｔ
ｈは正電圧に変化する。言い換えると、所望のＶｔｈを
実現するとき、ゲート絶縁膜中に正の電荷が存在する
と、チャネル不純物濃度はＰＭＯＳＦＥＴで低くするこ
とができるが、ＮＭＯＳＦＥＴでは逆に高くせざるを得
ないのである。一方、ゲート絶縁膜中に負の電荷が存在
すると、チャネル不純物濃度はＮＭＯＳＦＥＴで低くす
ることができるが、ＰＭＯＳＦＥＴでは逆に高くせざる
を得ないのである。したがって、ＣＭＯＳＦＥＴの場合
にゲート絶縁膜に正、または負の固定電荷が存在する
と、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの一方ではチャネ
ル不純物濃度を下げることができるが、他方はチャネル
不純物濃度が上がることになり、結果してＣＭＯＳＦＥ
Ｔのトータルの動作電流を増加することは困難であり、
ＣＭＯＳＦＥＴの動作性能を向上させることは難しい。
【０００６】本発明の目的は、ＣＭＯＳＦＥＴのトータ
ルの動作電流を増加することで、ＣＭＯＳＦＥＴの動作
性能を向上することが可能な半導体装置およびその製造
方法を提供するものである。
ルの動作電流を増加することで、ＣＭＯＳＦＥＴの動作
性能を向上することが可能な半導体装置およびその製造
方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
ＣＭＯＳＦＥＴを構成するＰＭＯＳＦＥＴのゲート絶縁
膜中に含まれる正の固定電荷の電荷量が、ＮＭＯＳＦＥ
Ｔのゲート絶縁膜中に含まれる正の固定電荷の電荷量よ
りも多いことを特徴とする。例えば、ＰＭＯＳＦＥＴの
ゲート絶縁膜中に含まれる正の固定電荷の電荷量は、Ｎ
ＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷
の３〜４倍であることが好ましい。また、この場合、Ｐ
ＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜はシ
リコン酸窒化膜で構成される。
ＣＭＯＳＦＥＴを構成するＰＭＯＳＦＥＴのゲート絶縁
膜中に含まれる正の固定電荷の電荷量が、ＮＭＯＳＦＥ
Ｔのゲート絶縁膜中に含まれる正の固定電荷の電荷量よ
りも多いことを特徴とする。例えば、ＰＭＯＳＦＥＴの
ゲート絶縁膜中に含まれる正の固定電荷の電荷量は、Ｎ
ＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷
の３〜４倍であることが好ましい。また、この場合、Ｐ
ＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜はシ
リコン酸窒化膜で構成される。
【０００８】本発明の半導体装置においては、ＰＭＯＳ
ＦＥＴのゲート絶縁膜中に存在する正の固定電荷によっ
てＰＭＯＳＦＥＴのチャネル不純物濃度を減らすことが
でき、動作電流を増大することができる。一方、ＮＭＯ
ＳＦＥＴにおいては、ゲート絶縁膜中に存在する正の固
定電荷によってＮＭＯＳＦＥＴのチャネル不純物濃度を
高くすることになり、動作電流を減少させることにな
る。しかしながら、ＰＭＯＳＦＥＴの動作電流の増加の
程度は、ＮＭＯＳＦＥＴの動作電流の減少の程度よりも
数倍大きいため、結果としてＣＭＯＳＦＥＴのトータル
の動作電流は増加し、ＣＭＯＳＦＥＴの駆動性能が向上
する。
ＦＥＴのゲート絶縁膜中に存在する正の固定電荷によっ
てＰＭＯＳＦＥＴのチャネル不純物濃度を減らすことが
でき、動作電流を増大することができる。一方、ＮＭＯ
ＳＦＥＴにおいては、ゲート絶縁膜中に存在する正の固
定電荷によってＮＭＯＳＦＥＴのチャネル不純物濃度を
高くすることになり、動作電流を減少させることにな
る。しかしながら、ＰＭＯＳＦＥＴの動作電流の増加の
程度は、ＮＭＯＳＦＥＴの動作電流の減少の程度よりも
数倍大きいため、結果としてＣＭＯＳＦＥＴのトータル
の動作電流は増加し、ＣＭＯＳＦＥＴの駆動性能が向上
する。
【０００９】また、本発明の半導体装置は、ＰＭＯＳＦ
ＥＴのゲート絶縁膜中に正の固定電荷が含まれ、前記Ｎ
ＭＯＳＦＥＴのゲート絶縁膜中には固定電荷が含まれて
いないことを特徴とする。あるいは、ＮＭＯＳＦＥＴの
ゲート絶縁膜中に負の固定電荷が含まれ、ＰＭＯＳＦＥ
Ｔのゲート絶縁膜中には固定電荷が含まれていないこと
を特徴とする。さらには、ＰＭＯＳＦＥＴのゲート絶縁
膜中に正の固定電荷が含まれ、ＮＭＯＳＦＥＴのゲート
絶縁膜中に負の固定電荷が含まれていることを特徴とす
る。
ＥＴのゲート絶縁膜中に正の固定電荷が含まれ、前記Ｎ
ＭＯＳＦＥＴのゲート絶縁膜中には固定電荷が含まれて
いないことを特徴とする。あるいは、ＮＭＯＳＦＥＴの
ゲート絶縁膜中に負の固定電荷が含まれ、ＰＭＯＳＦＥ
Ｔのゲート絶縁膜中には固定電荷が含まれていないこと
を特徴とする。さらには、ＰＭＯＳＦＥＴのゲート絶縁
膜中に正の固定電荷が含まれ、ＮＭＯＳＦＥＴのゲート
絶縁膜中に負の固定電荷が含まれていることを特徴とす
る。
【００１０】このような本発明の半導体装置において
は、ＮＭＯＳＦＥＴのゲート絶縁膜中には正の固定電荷
が存在しない構成とすることで、ＮＭＯＳＦＥＴの動作
電流が減少することなく、ＰＭＯＳＦＥＴの動作電流の
みが増大してＣＭＯＳＦＥＴの駆動性能が向上する。あ
るいは、ＮＭＯＳＦＥＴのゲート絶縁膜中にのみ負の固
定電荷が存在することにより、ＮＭＯＳＦＥＴの動作電
流のみが増大してＣＭＯＳＦＥＴの駆動性能が向上す
る。さらに、ＰＭＯＳＦＥＴのゲート絶縁膜中に正の固
定電荷が存在し、ＮＭＯＳＦＥＴのゲート絶縁膜中に負
の固定電荷が存在することで、ＰＭＯＳＦＥＴとＮＭＯ
ＳＦＥＴのそれぞれの動作電流が増大し、ＣＭＯＳＦＥ
Ｔの駆動性能が顕著に向上する。
は、ＮＭＯＳＦＥＴのゲート絶縁膜中には正の固定電荷
が存在しない構成とすることで、ＮＭＯＳＦＥＴの動作
電流が減少することなく、ＰＭＯＳＦＥＴの動作電流の
みが増大してＣＭＯＳＦＥＴの駆動性能が向上する。あ
るいは、ＮＭＯＳＦＥＴのゲート絶縁膜中にのみ負の固
定電荷が存在することにより、ＮＭＯＳＦＥＴの動作電
流のみが増大してＣＭＯＳＦＥＴの駆動性能が向上す
る。さらに、ＰＭＯＳＦＥＴのゲート絶縁膜中に正の固
定電荷が存在し、ＮＭＯＳＦＥＴのゲート絶縁膜中に負
の固定電荷が存在することで、ＰＭＯＳＦＥＴとＮＭＯ
ＳＦＥＴのそれぞれの動作電流が増大し、ＣＭＯＳＦＥ
Ｔの駆動性能が顕著に向上する。
【００１１】以上の本発明の半導体装置を製造するため
の製造方法は、半導体基板上にＰＭＯＳＦＥＴの形成領
域とＮＭＯＳＦＥＴの形成領域を区画形成した後、前記
各形成領域にゲート絶縁膜としてシリコン酸窒化膜を形
成する工程と、前記ゲート絶縁膜を高温アニールする工
程と、前記ゲート絶縁膜上にゲート電極を形成する工程
と、前記各ＭＯＳＦＥＴの形成領域にそれぞれＰ型、Ｎ
型の不純物を導入してソース・ドレイン領域を形成する
工程とを含むことを特徴とする。この場合、前記高温ア
ニールは、ＰＭＯＳＦＥＴのゲート絶縁膜中の正の固定
電荷の電荷量がＮＭＯＳＦＥＴのゲート絶縁膜中の正の
固定電荷の電荷量の３〜４倍となるように、そのアニー
ル温度を１０００〜１１００℃、アニール時間を１分な
いし１分に近い時間としてもよい。
の製造方法は、半導体基板上にＰＭＯＳＦＥＴの形成領
域とＮＭＯＳＦＥＴの形成領域を区画形成した後、前記
各形成領域にゲート絶縁膜としてシリコン酸窒化膜を形
成する工程と、前記ゲート絶縁膜を高温アニールする工
程と、前記ゲート絶縁膜上にゲート電極を形成する工程
と、前記各ＭＯＳＦＥＴの形成領域にそれぞれＰ型、Ｎ
型の不純物を導入してソース・ドレイン領域を形成する
工程とを含むことを特徴とする。この場合、前記高温ア
ニールは、ＰＭＯＳＦＥＴのゲート絶縁膜中の正の固定
電荷の電荷量がＮＭＯＳＦＥＴのゲート絶縁膜中の正の
固定電荷の電荷量の３〜４倍となるように、そのアニー
ル温度を１０００〜１１００℃、アニール時間を１分な
いし１分に近い時間としてもよい。
【００１２】また、本発明の他の製造方法は、半導体基
板上にＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形
成領域を区画形成した後、前記各形成領域にゲート絶縁
膜としてシリコン酸化膜を形成する工程と、前記ゲート
絶縁膜上に多結晶シリコン膜を形成する工程と、前記Ｐ
ＭＯＳＦＥＴの形成領域の前記多結晶シリコン膜にのみ
窒素イオンを注入する工程と、前記多結晶シリコン膜か
ら前記ＰＭＯＳＦＥＴの形成領域の前記ゲート絶縁膜に
前記窒素イオンを拡散するアニール工程と、前記多結晶
シリコン膜により前記ＰＭＯＳＦＥＴの形成領域と前記
ＮＭＯＳＦＥＴの形成領域にそれぞれゲート電極を形成
する工程と、前記各ＭＯＳＦＥＴの形成領域にそれぞれ
Ｐ型、Ｎ型の不純物を導入してソース・ドレイン領域を
形成する工程とを含むことを特徴とする。
板上にＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形
成領域を区画形成した後、前記各形成領域にゲート絶縁
膜としてシリコン酸化膜を形成する工程と、前記ゲート
絶縁膜上に多結晶シリコン膜を形成する工程と、前記Ｐ
ＭＯＳＦＥＴの形成領域の前記多結晶シリコン膜にのみ
窒素イオンを注入する工程と、前記多結晶シリコン膜か
ら前記ＰＭＯＳＦＥＴの形成領域の前記ゲート絶縁膜に
前記窒素イオンを拡散するアニール工程と、前記多結晶
シリコン膜により前記ＰＭＯＳＦＥＴの形成領域と前記
ＮＭＯＳＦＥＴの形成領域にそれぞれゲート電極を形成
する工程と、前記各ＭＯＳＦＥＴの形成領域にそれぞれ
Ｐ型、Ｎ型の不純物を導入してソース・ドレイン領域を
形成する工程とを含むことを特徴とする。
【００１３】あるいは、本発明のさらに他の製造方法
は、半導体基板上にＰＭＯＳＦＥＴの形成領域とＮＭＯ
ＳＦＥＴの形成領域を区画形成した後、前記各形成領域
にゲート絶縁膜としてシリコン酸化膜を形成する工程
と、前記ゲート絶縁膜上に多結晶シリコン膜を形成する
工程と、前記ＮＭＯＳＦＥＴの形成領域の前記多結晶シ
リコン膜にのみフッ素イオンを注入する工程と、前記多
結晶シリコン膜から前記ＮＭＯＳＦＥＴの形成領域の前
記ゲート絶縁膜に前記フッ素イオンを拡散するアニール
工程と、前記多結晶シリコン膜により前記ＰＭＯＳＦＥ
Ｔの形成領域と前記ＮＭＯＳＦＥＴの形成領域にそれぞ
れゲート電極を形成する工程と、前記各ＭＯＳＦＥＴの
形成領域にそれぞれＰ型、Ｎ型の不純物を導入してソー
ス・ドレイン領域を形成する工程とを含むことを特徴と
する。
は、半導体基板上にＰＭＯＳＦＥＴの形成領域とＮＭＯ
ＳＦＥＴの形成領域を区画形成した後、前記各形成領域
にゲート絶縁膜としてシリコン酸化膜を形成する工程
と、前記ゲート絶縁膜上に多結晶シリコン膜を形成する
工程と、前記ＮＭＯＳＦＥＴの形成領域の前記多結晶シ
リコン膜にのみフッ素イオンを注入する工程と、前記多
結晶シリコン膜から前記ＮＭＯＳＦＥＴの形成領域の前
記ゲート絶縁膜に前記フッ素イオンを拡散するアニール
工程と、前記多結晶シリコン膜により前記ＰＭＯＳＦＥ
Ｔの形成領域と前記ＮＭＯＳＦＥＴの形成領域にそれぞ
れゲート電極を形成する工程と、前記各ＭＯＳＦＥＴの
形成領域にそれぞれＰ型、Ｎ型の不純物を導入してソー
ス・ドレイン領域を形成する工程とを含むことを特徴と
する。
【００１４】さらに他の異なる製造方法は、半導体基板
上にＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成
領域を区画形成した後、前記各形成領域にゲート絶縁膜
としてシリコン酸化膜を形成する工程と、前記ゲート絶
縁膜上に多結晶シリコン膜を形成する工程と、前記ＰＭ
ＯＳＦＥＴの形成領域の前記多結晶シリコン膜にのみ窒
素イオンを注入する工程と、前記ＮＭＯＳＦＥＴの形成
領域の前記多結晶シリコン膜にのみフッ素イオンを注入
する工程と、前記多結晶シリコン膜から前記ＰＭＯＳＦ
ＥＴの形成領域の前記ゲート絶縁膜に前記窒素イオンを
拡散するとともに前記ＮＭＯＳＦＥＴの形成領域の前記
ゲート絶縁膜に前記フッ素イオンを拡散するアニール工
程と、前記多結晶シリコン膜により前記ＰＭＯＳＦＥＴ
の形成領域と前記ＮＭＯＳＦＥＴの形成領域にそれぞれ
ゲート電極を形成する工程と、前記各ＭＯＳＦＥＴの形
成領域にそれぞれＰ型、Ｎ型の不純物を導入してソース
・ドレイン領域を形成する工程とを含むことを特徴とす
る。
上にＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成
領域を区画形成した後、前記各形成領域にゲート絶縁膜
としてシリコン酸化膜を形成する工程と、前記ゲート絶
縁膜上に多結晶シリコン膜を形成する工程と、前記ＰＭ
ＯＳＦＥＴの形成領域の前記多結晶シリコン膜にのみ窒
素イオンを注入する工程と、前記ＮＭＯＳＦＥＴの形成
領域の前記多結晶シリコン膜にのみフッ素イオンを注入
する工程と、前記多結晶シリコン膜から前記ＰＭＯＳＦ
ＥＴの形成領域の前記ゲート絶縁膜に前記窒素イオンを
拡散するとともに前記ＮＭＯＳＦＥＴの形成領域の前記
ゲート絶縁膜に前記フッ素イオンを拡散するアニール工
程と、前記多結晶シリコン膜により前記ＰＭＯＳＦＥＴ
の形成領域と前記ＮＭＯＳＦＥＴの形成領域にそれぞれ
ゲート電極を形成する工程と、前記各ＭＯＳＦＥＴの形
成領域にそれぞれＰ型、Ｎ型の不純物を導入してソース
・ドレイン領域を形成する工程とを含むことを特徴とす
る。
【００１５】なお、特開平５−２６７３３３号公報に
は、ゲート絶縁膜にフッ素を導入する技術が記載されて
いるが、この技術はホットキャリア耐性を向上するため
の技術であり、結果的にＮＭＯＳＦＥＴのゲート絶縁膜
中に負の固定電荷が存在することになるが、この場合に
はＰＭＯＳＦＥＴのゲート絶縁膜中にも負の固定電荷が
存在することになり、ＣＭＯＳＦＥＴの全体としての動
作電流を増大してＣＭＯＳＦＥＴの駆動性能を向上する
ことは困難である。また、特開２０００−１２４４５５
号公報にはゲート絶縁膜中の固定正電荷を消滅ないし減
少する技術が記載されており、結果的にＮＭＯＳＦＥＴ
のゲート絶縁膜中の固定正電荷を減少させることになる
が、この公報においてもＰＭＯＳＦＥＴのゲート絶縁膜
中の固定正電荷も減少されることになり、ＣＭＯＳＦＥ
Ｔの動作電流の増大、駆動性能の向上を実現することは
困難である。
は、ゲート絶縁膜にフッ素を導入する技術が記載されて
いるが、この技術はホットキャリア耐性を向上するため
の技術であり、結果的にＮＭＯＳＦＥＴのゲート絶縁膜
中に負の固定電荷が存在することになるが、この場合に
はＰＭＯＳＦＥＴのゲート絶縁膜中にも負の固定電荷が
存在することになり、ＣＭＯＳＦＥＴの全体としての動
作電流を増大してＣＭＯＳＦＥＴの駆動性能を向上する
ことは困難である。また、特開２０００−１２４４５５
号公報にはゲート絶縁膜中の固定正電荷を消滅ないし減
少する技術が記載されており、結果的にＮＭＯＳＦＥＴ
のゲート絶縁膜中の固定正電荷を減少させることになる
が、この公報においてもＰＭＯＳＦＥＴのゲート絶縁膜
中の固定正電荷も減少されることになり、ＣＭＯＳＦＥ
Ｔの動作電流の増大、駆動性能の向上を実現することは
困難である。
【００１６】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明にかかるＣＭＯＳＦＥ
Ｔの断面図である。シリコン基板１０１の表面に設けた
素子分離絶縁膜１０２でＰＭＯＳＦＥＴの形成領域とＮ
ＭＯＳＦＥＴの形成領域が区画形成されており、前記Ｐ
ＭＯＳＦＥＴの形成領域にはＰＭＯＳＦＥＴが、前記Ｎ
ＭＯＳＦＥＴの形成領域にはＮＭＯＳＦＥＴがそれぞれ
形成されている。前記ＰＭＯＳＦＥＴの形成領域にはＮ
ウェル１０３が形成され、その表面にはシリコン酸窒化
膜からなるゲート絶縁膜１０５と、多結晶シリコンから
なるゲート電極１０７が形成され、さらに前記ゲート電
極１０７の側面にはシリコン酸化膜からなるサイドウォ
ール１０９が形成されている。また、前記Ｎウェル１０
３にはＰ型不純物を低濃度に注入したＬＤＤ領域１１１
と、Ｐ型不純物を高濃度に注入したＰ型ソース・ドレイ
ン領域１１３が形成され、これにより前記ＰＭＯＳＦＥ
Ｔが構成されている。また、前記ＮＭＯＳＦＥＴの形成
領域にはＰウェル１０４が形成され、その表面にはシリ
コン酸窒化膜からなるゲート絶縁膜１０６と、多結晶シ
リコンからなるゲート電極１０８が形成され、さらに前
記ゲート電極１０８の側面にはシリコン酸化膜からなる
サイドウォール１１０が形成されている。また、前記Ｐ
ウェル１０４にはＮ型不純物を低濃度に注入したＬＤＤ
領域１１２と、Ｎ型不純物を高濃度に注入したＮ型ソー
ス・ドレイン領域１１４が形成され、これより前記ＮＭ
ＯＳＦＥＴが構成されている。その上で、全面に層間絶
縁膜１１５が形成され、かつ前記層間絶縁膜に開口され
たコンタクトホール１１６を通してアルミニウム等の配
線１１７が接続され、例えば、図１６に示したＣＭＯＳ
ＦＥＴ１，２ないしＣＭＯＳ回路が形成されている。
参照して説明する。図１は本発明にかかるＣＭＯＳＦＥ
Ｔの断面図である。シリコン基板１０１の表面に設けた
素子分離絶縁膜１０２でＰＭＯＳＦＥＴの形成領域とＮ
ＭＯＳＦＥＴの形成領域が区画形成されており、前記Ｐ
ＭＯＳＦＥＴの形成領域にはＰＭＯＳＦＥＴが、前記Ｎ
ＭＯＳＦＥＴの形成領域にはＮＭＯＳＦＥＴがそれぞれ
形成されている。前記ＰＭＯＳＦＥＴの形成領域にはＮ
ウェル１０３が形成され、その表面にはシリコン酸窒化
膜からなるゲート絶縁膜１０５と、多結晶シリコンから
なるゲート電極１０７が形成され、さらに前記ゲート電
極１０７の側面にはシリコン酸化膜からなるサイドウォ
ール１０９が形成されている。また、前記Ｎウェル１０
３にはＰ型不純物を低濃度に注入したＬＤＤ領域１１１
と、Ｐ型不純物を高濃度に注入したＰ型ソース・ドレイ
ン領域１１３が形成され、これにより前記ＰＭＯＳＦＥ
Ｔが構成されている。また、前記ＮＭＯＳＦＥＴの形成
領域にはＰウェル１０４が形成され、その表面にはシリ
コン酸窒化膜からなるゲート絶縁膜１０６と、多結晶シ
リコンからなるゲート電極１０８が形成され、さらに前
記ゲート電極１０８の側面にはシリコン酸化膜からなる
サイドウォール１１０が形成されている。また、前記Ｐ
ウェル１０４にはＮ型不純物を低濃度に注入したＬＤＤ
領域１１２と、Ｎ型不純物を高濃度に注入したＮ型ソー
ス・ドレイン領域１１４が形成され、これより前記ＮＭ
ＯＳＦＥＴが構成されている。その上で、全面に層間絶
縁膜１１５が形成され、かつ前記層間絶縁膜に開口され
たコンタクトホール１１６を通してアルミニウム等の配
線１１７が接続され、例えば、図１６に示したＣＭＯＳ
ＦＥＴ１，２ないしＣＭＯＳ回路が形成されている。
【００１７】ここで、前記ＰＭＯＳＦＥＴ及びＮＭＯＳ
ＦＥＴの各ゲート絶縁膜１０５，１０６はそれぞれシリ
コン酸窒化膜で構成されており、これらのゲート絶縁膜
１０５，１０６中には正の固定電荷が存在しているが、
その正の固定電荷の電荷量は、ＰＭＯＳＦＥＴのゲート
絶縁膜１０５中の電荷量が、ＮＭＯＳＦＥＴのゲート絶
縁膜１０６中の電荷量よりも数倍多く存在している。例
えば、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の電荷量
はＮＭＯＳＦＥＴのゲート絶縁膜１０６中の電荷量の３
〜４倍程度となっている。このように、ＰＭＯＳＦＥＴ
のゲート絶縁膜１０５中に正の固定電荷が存在すると、
その固定電荷によってチャネル領域に正のバイアスが加
えられることになり、それ自身Ｖｔｈを負の方向に変化
させる。言い換えるとＶｔｈを上げる効果がある。Ｖｔ
ｈは規定値であるから、その分チャネル不純物濃度を下
げる（Ｖｔｈを下げる効果）ことができるのである。一
方、ＮＭＯＳＦＥＴにおいても、ゲート絶縁膜１０６中
の正の固定電荷はＶｔｈを負の方向に変化させる効果が
あるが、この場合にはＶｔｈを下げる効果となる。した
がって、Ｖｔｈは規定値であるから、その分チャネル不
純物濃度を上げる（Ｖｔｈを上げる効果）ことになる。
ＦＥＴの各ゲート絶縁膜１０５，１０６はそれぞれシリ
コン酸窒化膜で構成されており、これらのゲート絶縁膜
１０５，１０６中には正の固定電荷が存在しているが、
その正の固定電荷の電荷量は、ＰＭＯＳＦＥＴのゲート
絶縁膜１０５中の電荷量が、ＮＭＯＳＦＥＴのゲート絶
縁膜１０６中の電荷量よりも数倍多く存在している。例
えば、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の電荷量
はＮＭＯＳＦＥＴのゲート絶縁膜１０６中の電荷量の３
〜４倍程度となっている。このように、ＰＭＯＳＦＥＴ
のゲート絶縁膜１０５中に正の固定電荷が存在すると、
その固定電荷によってチャネル領域に正のバイアスが加
えられることになり、それ自身Ｖｔｈを負の方向に変化
させる。言い換えるとＶｔｈを上げる効果がある。Ｖｔ
ｈは規定値であるから、その分チャネル不純物濃度を下
げる（Ｖｔｈを下げる効果）ことができるのである。一
方、ＮＭＯＳＦＥＴにおいても、ゲート絶縁膜１０６中
の正の固定電荷はＶｔｈを負の方向に変化させる効果が
あるが、この場合にはＶｔｈを下げる効果となる。した
がって、Ｖｔｈは規定値であるから、その分チャネル不
純物濃度を上げる（Ｖｔｈを上げる効果）ことになる。
【００１８】図２はこの膜中電荷量の違いを明確に示す
ために、チャネル不純物濃度を一定とした実験条件下
で、前記ゲート絶縁膜１０５，１０６が本実施形態のよ
うにシリコン酸窒化膜で構成されている場合と、従来の
一般的な材料であるシリコン酸化膜で構成されている場
合の、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのそれぞれのＶ
ｔｈを示している。同図からわかるように、ＰＭＯＳＦ
ＥＴのＶｔｈの増加量は、ＮＭＯＳＦＥＴのＶｔｈの減
少量よりも数倍大きくなっている。実際の半導体装置で
は、Ｖｔｈは規定値であるので、膜中電荷量の違いを相
殺するようにチャネル不純物量を変えることになる。つ
まり、ＰＭＯＳＦＥＴではチャネル不純物量が減少する
ためＰＭＯＳＦＥＴの動作電流は増大するが、ＮＭＯＳ
ＦＥＴではチャネル不純物量が増大するため、ＮＭＯＳ
ＦＥＴの動作電流は減少する。しかしながら、図３にゲ
ート絶縁膜がシリコン酸化膜で形成されている場合（同
図破線）と、シリコン酸窒化膜で形成されている場合
（同図実線）のそれぞれにおいて、チャネル不純物濃度
を変化パラメータとした場合のＶｔｈと動作電流との相
関を示すように、図１の構成のＣＭＯＳＦＥＴでは、Ｐ
ＭＯＳＦＥＴのゲート絶縁膜１０５中の正の固定電荷
は、ＮＭＯＳＦＥＴのゲート絶縁膜１０６中の固定電荷
の３〜４倍程度多く形成されているため、同じＶｔｈで
比較した場合、ＰＭＯＳＦＥＴの動作電流の増加量＋Δ
Ｉｐは、ＮＭＯＳＦＥＴの動作電流の減少量−ΔＩｎよ
りも大きくなり、結果としてＣＭＯＳＦＥＴのトータル
の動作電流は増加し、ＣＭＯＳＦＥＴの駆動性能が向上
することになる。
ために、チャネル不純物濃度を一定とした実験条件下
で、前記ゲート絶縁膜１０５，１０６が本実施形態のよ
うにシリコン酸窒化膜で構成されている場合と、従来の
一般的な材料であるシリコン酸化膜で構成されている場
合の、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのそれぞれのＶ
ｔｈを示している。同図からわかるように、ＰＭＯＳＦ
ＥＴのＶｔｈの増加量は、ＮＭＯＳＦＥＴのＶｔｈの減
少量よりも数倍大きくなっている。実際の半導体装置で
は、Ｖｔｈは規定値であるので、膜中電荷量の違いを相
殺するようにチャネル不純物量を変えることになる。つ
まり、ＰＭＯＳＦＥＴではチャネル不純物量が減少する
ためＰＭＯＳＦＥＴの動作電流は増大するが、ＮＭＯＳ
ＦＥＴではチャネル不純物量が増大するため、ＮＭＯＳ
ＦＥＴの動作電流は減少する。しかしながら、図３にゲ
ート絶縁膜がシリコン酸化膜で形成されている場合（同
図破線）と、シリコン酸窒化膜で形成されている場合
（同図実線）のそれぞれにおいて、チャネル不純物濃度
を変化パラメータとした場合のＶｔｈと動作電流との相
関を示すように、図１の構成のＣＭＯＳＦＥＴでは、Ｐ
ＭＯＳＦＥＴのゲート絶縁膜１０５中の正の固定電荷
は、ＮＭＯＳＦＥＴのゲート絶縁膜１０６中の固定電荷
の３〜４倍程度多く形成されているため、同じＶｔｈで
比較した場合、ＰＭＯＳＦＥＴの動作電流の増加量＋Δ
Ｉｐは、ＮＭＯＳＦＥＴの動作電流の減少量−ΔＩｎよ
りも大きくなり、結果としてＣＭＯＳＦＥＴのトータル
の動作電流は増加し、ＣＭＯＳＦＥＴの駆動性能が向上
することになる。
【００１９】次に、前記第１の実施形態のＣＭＯＳＦＥ
Ｔの製造方法について説明する。先ず、図４（ａ）のよ
うに、シリコン基板１０１の表面を選択酸化したシリコ
ン酸化膜により素子分離絶縁膜１０２を形成し、ＰＭＯ
ＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画
形成する。そして、ＰＭＯＳＦＥＴの形成領域にはＰ
（リン）、Ａｓ（砒素）等のＮ型不純物を導入してＮウ
ェル１０３を形成し、ＮＭＯＳＦＥＴの形成領域にはＢ
（ボロン）等のＰ型不純物を導入してＰウェル１０４を
形成する。その後、Ｖｔｈを制御するため、ＰＭＯＳＦ
ＥＴの形成領域にはＰ型不純物を追加導入し、ＮＭＯＳ
ＦＥＴの形成領域にはＮ型不純物を追加導入する。この
ときの追加導入量は、所望Ｖｔｈが達成できるように、
膜中電荷量を考慮して決定される。次いで、前記シリコ
ン基板１０１の表面を清浄化した後、Ｏ2 ガス雰囲気で
の９００℃、３０秒の酸化処理を行って表面にシリコン
酸化膜を形成し、続いてＮＯガス雰囲気での９００℃、
１５秒の窒化処理を行って前記シリコン酸化膜を窒化処
理し、それぞれ厚さ２０Ａのシリコン酸窒化膜からなる
ゲート絶縁膜１０５，１０６を形成する。
Ｔの製造方法について説明する。先ず、図４（ａ）のよ
うに、シリコン基板１０１の表面を選択酸化したシリコ
ン酸化膜により素子分離絶縁膜１０２を形成し、ＰＭＯ
ＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画
形成する。そして、ＰＭＯＳＦＥＴの形成領域にはＰ
（リン）、Ａｓ（砒素）等のＮ型不純物を導入してＮウ
ェル１０３を形成し、ＮＭＯＳＦＥＴの形成領域にはＢ
（ボロン）等のＰ型不純物を導入してＰウェル１０４を
形成する。その後、Ｖｔｈを制御するため、ＰＭＯＳＦ
ＥＴの形成領域にはＰ型不純物を追加導入し、ＮＭＯＳ
ＦＥＴの形成領域にはＮ型不純物を追加導入する。この
ときの追加導入量は、所望Ｖｔｈが達成できるように、
膜中電荷量を考慮して決定される。次いで、前記シリコ
ン基板１０１の表面を清浄化した後、Ｏ2 ガス雰囲気で
の９００℃、３０秒の酸化処理を行って表面にシリコン
酸化膜を形成し、続いてＮＯガス雰囲気での９００℃、
１５秒の窒化処理を行って前記シリコン酸化膜を窒化処
理し、それぞれ厚さ２０Ａのシリコン酸窒化膜からなる
ゲート絶縁膜１０５，１０６を形成する。
【００２０】次いで、図４（ｂ）のように、前記ゲート
絶縁膜１０５，１０６に対してＮ2ガス雰囲気で、１０
５０〜１１００℃、５分以内での高温アニールを実行す
る。この高温アニールは、前記ゲート絶縁膜１０５，１
０６の膜中に存在する正の固定電荷の量を制御するため
に有効であり、アニール時間を長くすると、これに伴っ
て正の固定電荷の電荷量を減少方向に制御することが可
能になる。なお、制御しようとする電荷量の値、および
前記ゲート絶縁膜１０５，１０６を製造する際の酸化処
理、窒化処理の条件如何によっては、この高温アニール
を省略し、あるいはアニール時間を実質的に殆ど行わな
い、すなわち０に近い時間に設定することも可能であ
る。また、図１に示した第１の実施形態の場合には、こ
の高温アニール時間を０に近い時間に設定しており、そ
の結果として、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中
の正の固定電荷の電荷量は、ＮＭＯＳＦＥＴのゲート絶
縁膜１０６の電荷量の３〜４倍程度に制御されることに
なる。次いで、以降の処理は従来のＣＭＯＳＦＥＴの製
造工程とほぼ同様であるが、図４（ｃ）のように、ＬＰ
ＣＶＤ法（低圧化学気相成長法）により多結晶シリコン
膜２０１を１５００Ａ程度の厚さに成長する。続いて、
前記多結晶シリコン膜２０１をフォトリソグラフィ技術
によりパターニングし、図４（ｄ）のように、ＰＭＯＳ
ＦＥＴとＮＭＯＳＦＥＴの各形成領域にゲート電極１０
７，１０８を形成する。
絶縁膜１０５，１０６に対してＮ2ガス雰囲気で、１０
５０〜１１００℃、５分以内での高温アニールを実行す
る。この高温アニールは、前記ゲート絶縁膜１０５，１
０６の膜中に存在する正の固定電荷の量を制御するため
に有効であり、アニール時間を長くすると、これに伴っ
て正の固定電荷の電荷量を減少方向に制御することが可
能になる。なお、制御しようとする電荷量の値、および
前記ゲート絶縁膜１０５，１０６を製造する際の酸化処
理、窒化処理の条件如何によっては、この高温アニール
を省略し、あるいはアニール時間を実質的に殆ど行わな
い、すなわち０に近い時間に設定することも可能であ
る。また、図１に示した第１の実施形態の場合には、こ
の高温アニール時間を０に近い時間に設定しており、そ
の結果として、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中
の正の固定電荷の電荷量は、ＮＭＯＳＦＥＴのゲート絶
縁膜１０６の電荷量の３〜４倍程度に制御されることに
なる。次いで、以降の処理は従来のＣＭＯＳＦＥＴの製
造工程とほぼ同様であるが、図４（ｃ）のように、ＬＰ
ＣＶＤ法（低圧化学気相成長法）により多結晶シリコン
膜２０１を１５００Ａ程度の厚さに成長する。続いて、
前記多結晶シリコン膜２０１をフォトリソグラフィ技術
によりパターニングし、図４（ｄ）のように、ＰＭＯＳ
ＦＥＴとＮＭＯＳＦＥＴの各形成領域にゲート電極１０
７，１０８を形成する。
【００２１】そして、図５（ａ）のように、前記ＰＭＯ
ＳＦＥＴの形成領域をフォトレジスト２０２で覆った状
態でＮＭＯＳＦＥＴの形成領域にＡｓを１０ｋｅＶ、１
０14／ｃｍ2 でイオン注入し、Ｎ型ＬＤＤ領域１１２を
形成する。次いで今度は、図５（ｂ）のように、前記Ｎ
ＭＯＳＦＥＴの形成領域をフォトレジスト２０３で覆っ
た状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 を１０ｋｅ
Ｖ、１０14／ｃｍ2 でイオン注入し、Ｐ型ＬＤＤ領域１
１１を形成する。次いで、図５（ｃ）のように、ＬＰＣ
ＶＤ法により全面にシリコン酸化膜２０４を１００Ａの
厚さに形成する。そして、前記シリコン酸化膜２０４を
異方性エッチングし、図５（ｄ）のように、前記ゲート
電極１０７，１０８の各側面にのみ残し、サイドウォー
ル１０９，１１０を形成する。
ＳＦＥＴの形成領域をフォトレジスト２０２で覆った状
態でＮＭＯＳＦＥＴの形成領域にＡｓを１０ｋｅＶ、１
０14／ｃｍ2 でイオン注入し、Ｎ型ＬＤＤ領域１１２を
形成する。次いで今度は、図５（ｂ）のように、前記Ｎ
ＭＯＳＦＥＴの形成領域をフォトレジスト２０３で覆っ
た状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 を１０ｋｅ
Ｖ、１０14／ｃｍ2 でイオン注入し、Ｐ型ＬＤＤ領域１
１１を形成する。次いで、図５（ｃ）のように、ＬＰＣ
ＶＤ法により全面にシリコン酸化膜２０４を１００Ａの
厚さに形成する。そして、前記シリコン酸化膜２０４を
異方性エッチングし、図５（ｄ）のように、前記ゲート
電極１０７，１０８の各側面にのみ残し、サイドウォー
ル１０９，１１０を形成する。
【００２２】そして、図６（ａ）のように、前記ＰＭＯ
ＳＦＥＴの形成領域をフォトレジスト２０５で覆った状
態でＮＭＯＳ領域にＡｓを５０ｋｅＶ、５×１０15／ｃ
ｍ2でイオン注入し、Ｎ型ソース・ドレイン領域１１４
を形成する。次いで今度は、図６（ｂ）のように、前記
ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０６で覆
った状態でＰＭＯＳ領域にＢを１０ｋｅＶ、５×１０15
／ｃｍ2 でイオン注入し、Ｐ型ソース・ドレイン領域１
１３を形成する。しかる後、図６（ｃ）のように、Ｎ2
ガス雰囲気で１０００℃、６０秒の活性化アニールを行
い、前記各イオン注入した不純物を活性化する。その
後、図６（ｄ）のように、全面に層間絶縁膜１１５を形
成する。その後は、図１に示したように、前記層間絶縁
膜１１５にコンタクトホール１１６を開口し、アルミニ
ウム配線１１７を形成してＣＭＯＳＦＥＴを製造する。
ＳＦＥＴの形成領域をフォトレジスト２０５で覆った状
態でＮＭＯＳ領域にＡｓを５０ｋｅＶ、５×１０15／ｃ
ｍ2でイオン注入し、Ｎ型ソース・ドレイン領域１１４
を形成する。次いで今度は、図６（ｂ）のように、前記
ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０６で覆
った状態でＰＭＯＳ領域にＢを１０ｋｅＶ、５×１０15
／ｃｍ2 でイオン注入し、Ｐ型ソース・ドレイン領域１
１３を形成する。しかる後、図６（ｃ）のように、Ｎ2
ガス雰囲気で１０００℃、６０秒の活性化アニールを行
い、前記各イオン注入した不純物を活性化する。その
後、図６（ｄ）のように、全面に層間絶縁膜１１５を形
成する。その後は、図１に示したように、前記層間絶縁
膜１１５にコンタクトホール１１６を開口し、アルミニ
ウム配線１１７を形成してＣＭＯＳＦＥＴを製造する。
【００２３】このように、第１の実施形態では、ＰＭＯ
ＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜１０５，
１０６としてシリコン酸窒化膜を形成した後に、高温ア
ニールを極短時間、ないしは殆ど行わない製造工程とす
ることで、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の正
の固定電荷の電荷量をＮＭＯＳＦＥＴのゲート絶縁膜１
０６中の電荷量の３〜４倍程度に制御する。これによ
り、図３に示したように、同じＶｔｈのトランジスタを
作成した場合、ＮＭＯＳＦＥＴの動作電流の減少分以上
にＰＭＯＳＦＥＴの動作電流を大幅に増加させることが
でき、ＣＭＯＳＦＥＴのトータルの動作電流を増大して
駆動性能を高めた図１のＣＭＯＳＦＥＴが製造可能にな
る。
ＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜１０５，
１０６としてシリコン酸窒化膜を形成した後に、高温ア
ニールを極短時間、ないしは殆ど行わない製造工程とす
ることで、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の正
の固定電荷の電荷量をＮＭＯＳＦＥＴのゲート絶縁膜１
０６中の電荷量の３〜４倍程度に制御する。これによ
り、図３に示したように、同じＶｔｈのトランジスタを
作成した場合、ＮＭＯＳＦＥＴの動作電流の減少分以上
にＰＭＯＳＦＥＴの動作電流を大幅に増加させることが
でき、ＣＭＯＳＦＥＴのトータルの動作電流を増大して
駆動性能を高めた図１のＣＭＯＳＦＥＴが製造可能にな
る。
【００２４】ここで、前記第１の実施形態の製造工程に
おいて、前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲ
ート絶縁膜１０５，１０６を形成した後の高温アニール
を適宜の時間に制御することで、ＰＭＯＳＦＥＴ及びＮ
ＭＯＳＦＥＴの各ゲート絶縁膜（ゲート酸窒化膜）１０
５，１０６中の正の固定電荷を前記第１の実施形態の場
合よりも減少させることができる。例えば、ＰＭＯＳＦ
ＥＴのゲート絶縁膜１０５中の電荷量をＮＭＯＳＦＥＴ
のゲート絶縁膜１０６中の電荷量の１〜２倍程度となる
ように制御する。この構成を本発明の第２の実施形態と
すると、この第２の実施形態では、チャネル不純物量を
一定とした実験結果である図２を参照すると、前記高温
アニールによりＰＭＯＳＦＥＴのＶｔｈは前記第１の実
施形態よりも若干下がり、ＮＭＯＳＦＥＴのＶｔｈは前
記第１の実施形態の場合よりも若干上がる。これによ
り、図７に示すように、所望のＶｔｈを実現するように
チャネル不純物で調整すると、つまり、同じＶｔｈで動
作電流を比較すると、ＰＭＯＳＦＥＴの動作電流は若干
低下するが、ＮＭＯＳＦＥＴの動作電流は第１の実施形
態の場合よりも増加され、ＮＭＯＳＦＥＴの駆動性能は
改善されることになる。したがって、ＰＭＯＳＦＥＴの
動作電流の増加がＮＭＯＳＦＥＴの動作電流の減少より
も勝っている条件の下では、ＣＭＯＳＦＥＴのトータル
の動作電流は増加されていることになり、ＣＭＯＳＦＥ
Ｔの駆動性能は改善されることになる。
おいて、前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲ
ート絶縁膜１０５，１０６を形成した後の高温アニール
を適宜の時間に制御することで、ＰＭＯＳＦＥＴ及びＮ
ＭＯＳＦＥＴの各ゲート絶縁膜（ゲート酸窒化膜）１０
５，１０６中の正の固定電荷を前記第１の実施形態の場
合よりも減少させることができる。例えば、ＰＭＯＳＦ
ＥＴのゲート絶縁膜１０５中の電荷量をＮＭＯＳＦＥＴ
のゲート絶縁膜１０６中の電荷量の１〜２倍程度となる
ように制御する。この構成を本発明の第２の実施形態と
すると、この第２の実施形態では、チャネル不純物量を
一定とした実験結果である図２を参照すると、前記高温
アニールによりＰＭＯＳＦＥＴのＶｔｈは前記第１の実
施形態よりも若干下がり、ＮＭＯＳＦＥＴのＶｔｈは前
記第１の実施形態の場合よりも若干上がる。これによ
り、図７に示すように、所望のＶｔｈを実現するように
チャネル不純物で調整すると、つまり、同じＶｔｈで動
作電流を比較すると、ＰＭＯＳＦＥＴの動作電流は若干
低下するが、ＮＭＯＳＦＥＴの動作電流は第１の実施形
態の場合よりも増加され、ＮＭＯＳＦＥＴの駆動性能は
改善されることになる。したがって、ＰＭＯＳＦＥＴの
動作電流の増加がＮＭＯＳＦＥＴの動作電流の減少より
も勝っている条件の下では、ＣＭＯＳＦＥＴのトータル
の動作電流は増加されていることになり、ＣＭＯＳＦＥ
Ｔの駆動性能は改善されることになる。
【００２５】次に、本発明の第３の実施形態について説
明する。第３の実施形態のＣＭＯＳＦＥＴの断面構造
は、ゲート絶縁膜の構造が図１に示した第１の実施形態
と異なるのみであり、他の部分は同様な構成であるの
で、図１を参照すると、第３の実施形態において図１と
異なる構成は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲ
ート絶縁膜がシリコン酸化膜で形成されていることであ
る。したがって、各ＭＯＳＦＥＴのゲート絶縁膜の符号
を１０５Ａ，１０６Ａとする。そして、ＰＭＯＳＦＥＴ
の前記ゲート絶縁膜（シリコン酸化膜）１０５Ａ中にの
み、正の固定電荷を存在させている。また、ＮＭＯＳＦ
ＥＴのゲート絶縁膜１０６Ａ中には、正または負の固定
電荷は存在していない。
明する。第３の実施形態のＣＭＯＳＦＥＴの断面構造
は、ゲート絶縁膜の構造が図１に示した第１の実施形態
と異なるのみであり、他の部分は同様な構成であるの
で、図１を参照すると、第３の実施形態において図１と
異なる構成は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲ
ート絶縁膜がシリコン酸化膜で形成されていることであ
る。したがって、各ＭＯＳＦＥＴのゲート絶縁膜の符号
を１０５Ａ，１０６Ａとする。そして、ＰＭＯＳＦＥＴ
の前記ゲート絶縁膜（シリコン酸化膜）１０５Ａ中にの
み、正の固定電荷を存在させている。また、ＮＭＯＳＦ
ＥＴのゲート絶縁膜１０６Ａ中には、正または負の固定
電荷は存在していない。
【００２６】前記第３の実施形態のＣＭＯＳＦＥＴの製
造方法を説明する。先ず、図８（ａ）のように、シリコ
ン基板１０１の表面を選択酸化したシリコン酸化膜によ
り素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの形
成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。そ
して、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ型
不純物を導入してＮウェル１０３を形成し、ＮＭＯＳＦ
ＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウェ
ル１０４を形成する。その後、Ｖｔｈを制御するため、
ＰＭＯＳＦＥＴの形成領域にはＰ型不純物を追加導入
し、ＮＭＯＳＦＥＴの形成領域にはＮ型不純物を追加導
入する。このときの追加導入量は、所望Ｖｔｈが達成で
きるように、膜中電荷量を考慮して決定される。次い
で、前記シリコン基板１０１の表面を清浄化した後、Ｏ
2 ガス雰囲気での９００℃、６０秒の酸化処理を行って
各ＭＯＳＦＥＴの形成領域の表面に厚さ２０Ａのシリコ
ン酸化膜からなるゲート絶縁膜１０５Ａ，１０６Ａを形
成する。
造方法を説明する。先ず、図８（ａ）のように、シリコ
ン基板１０１の表面を選択酸化したシリコン酸化膜によ
り素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの形
成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。そ
して、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ型
不純物を導入してＮウェル１０３を形成し、ＮＭＯＳＦ
ＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウェ
ル１０４を形成する。その後、Ｖｔｈを制御するため、
ＰＭＯＳＦＥＴの形成領域にはＰ型不純物を追加導入
し、ＮＭＯＳＦＥＴの形成領域にはＮ型不純物を追加導
入する。このときの追加導入量は、所望Ｖｔｈが達成で
きるように、膜中電荷量を考慮して決定される。次い
で、前記シリコン基板１０１の表面を清浄化した後、Ｏ
2 ガス雰囲気での９００℃、６０秒の酸化処理を行って
各ＭＯＳＦＥＴの形成領域の表面に厚さ２０Ａのシリコ
ン酸化膜からなるゲート絶縁膜１０５Ａ，１０６Ａを形
成する。
【００２７】次いで、図８（ｂ）のように、ＬＰＣＶＤ
法により多結晶シリコン膜２１１を１５００Ａ程度の厚
さに成長する。そして、図８（ｃ）のように、ＮＭＯＳ
ＦＥＴの形成領域に所要の厚さのフォトレジスト２１２
を選択的に形成した上で、前記フォトレジスト２１２を
マスクにして、ＰＭＯＳＦＥＴの形成領域の前記多結晶
シリコン膜２１１にのみＮ（窒素）イオンをイオン注入
する。このイオン注入は、例えば、１０〜３０ｋｅＶ、
０．５〜１×１０15／ｃｍ2 である。しかる後、図９
（ａ）のように、Ｎ2 ガス雰囲気で９００℃、１０分の
アニールを行い、Ｎイオンを前記多結晶シリコン膜２１
１に拡散し、さらにゲート絶縁膜１０５Ａ中に拡散す
る。これにより、ＰＭＯＳＦＥＴのゲート絶縁膜１０５
Ａ中にはＮイオンの拡散に伴い正の固定電荷が誘起され
る。次いで、図９（ｂ）のように、前記多結晶シリコン
膜２１１をフォトリソグラフィ技術によりパターニング
し、各ＭＯＳＦＥＴの形成領域にそれぞれゲート電極１
０７，１０８を形成する。
法により多結晶シリコン膜２１１を１５００Ａ程度の厚
さに成長する。そして、図８（ｃ）のように、ＮＭＯＳ
ＦＥＴの形成領域に所要の厚さのフォトレジスト２１２
を選択的に形成した上で、前記フォトレジスト２１２を
マスクにして、ＰＭＯＳＦＥＴの形成領域の前記多結晶
シリコン膜２１１にのみＮ（窒素）イオンをイオン注入
する。このイオン注入は、例えば、１０〜３０ｋｅＶ、
０．５〜１×１０15／ｃｍ2 である。しかる後、図９
（ａ）のように、Ｎ2 ガス雰囲気で９００℃、１０分の
アニールを行い、Ｎイオンを前記多結晶シリコン膜２１
１に拡散し、さらにゲート絶縁膜１０５Ａ中に拡散す
る。これにより、ＰＭＯＳＦＥＴのゲート絶縁膜１０５
Ａ中にはＮイオンの拡散に伴い正の固定電荷が誘起され
る。次いで、図９（ｂ）のように、前記多結晶シリコン
膜２１１をフォトリソグラフィ技術によりパターニング
し、各ＭＯＳＦＥＴの形成領域にそれぞれゲート電極１
０７，１０８を形成する。
【００２８】以降の工程は、第１の実施形態の図５およ
び図６と同様であるので、これらの図を参照して説明す
る。図５（ａ）のように、前記ＰＭＯＳＦＥＴの形成領
域をフォトレジスト２０２で覆った状態でＮＭＯＳＦＥ
Ｔの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ領域１
１２を形成する。次いで今度は、図５（ｂ）のように、
前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０３
で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 をイ
オン注入し、Ｐ型ＬＤＤ領域１１１を形成する。次い
で、図５（ｃ）のように、ＬＰＣＶＤ法により全面にシ
リコン酸化膜２０４を１００Ａの厚さに形成し、これを
異方性エッチングして図５（ｄ）のように、前記ゲート
電極１０７，１０８の側面にのみ残し、サイドウォール
１０９，１１０を形成する。
び図６と同様であるので、これらの図を参照して説明す
る。図５（ａ）のように、前記ＰＭＯＳＦＥＴの形成領
域をフォトレジスト２０２で覆った状態でＮＭＯＳＦＥ
Ｔの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ領域１
１２を形成する。次いで今度は、図５（ｂ）のように、
前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０３
で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 をイ
オン注入し、Ｐ型ＬＤＤ領域１１１を形成する。次い
で、図５（ｃ）のように、ＬＰＣＶＤ法により全面にシ
リコン酸化膜２０４を１００Ａの厚さに形成し、これを
異方性エッチングして図５（ｄ）のように、前記ゲート
電極１０７，１０８の側面にのみ残し、サイドウォール
１０９，１１０を形成する。
【００２９】そして、図６（ａ）のように、前記ＰＭＯ
Ｓ領域をフォトレジスト２０５で覆った状態でＮＭＯＳ
ＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソース・
ドレイン領域１１４を形成する。次いで今度は、図６
（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォ
トレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形成
領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域１
１３を形成する。なお、前記ＬＤＤ領域１１１，１１２
及びソース・ドレイン領域１１３，１１４の各イオン注
入の条件は第１の実施形態と同様である。しかる後、図
６（ｃ）のように、活性化アニールを行い、前記各イオ
ン注入した不純物を活性化する。その後、図６（ｄ）の
ように、全面に層間絶縁膜１１５を形成した後、図１の
ようにコンタクトホール１１６を開口し、アルミニウム
配線１１７を形成してＣＭＯＳＦＥＴを製造する。
Ｓ領域をフォトレジスト２０５で覆った状態でＮＭＯＳ
ＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソース・
ドレイン領域１１４を形成する。次いで今度は、図６
（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォ
トレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形成
領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域１
１３を形成する。なお、前記ＬＤＤ領域１１１，１１２
及びソース・ドレイン領域１１３，１１４の各イオン注
入の条件は第１の実施形態と同様である。しかる後、図
６（ｃ）のように、活性化アニールを行い、前記各イオ
ン注入した不純物を活性化する。その後、図６（ｄ）の
ように、全面に層間絶縁膜１１５を形成した後、図１の
ようにコンタクトホール１１６を開口し、アルミニウム
配線１１７を形成してＣＭＯＳＦＥＴを製造する。
【００３０】以上のように、シリコン酸化膜でゲート絶
縁膜１０５Ａ，１０６Ａを形成した後、上層に多結晶シ
リコン膜２１１を形成し、この多結晶シリコン膜２１１
にはＰＭＯＳＦＥＴの形成領域にのみＮイオンを注入
し、さらに注入したＮイオンを多結晶シリコン膜２１１
からＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａに拡散する
ことで、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａ中にの
み正の固定電荷を誘起させることができ、第３の実施形
態のＣＭＯＳＦＥＴが製造可能となる。
縁膜１０５Ａ，１０６Ａを形成した後、上層に多結晶シ
リコン膜２１１を形成し、この多結晶シリコン膜２１１
にはＰＭＯＳＦＥＴの形成領域にのみＮイオンを注入
し、さらに注入したＮイオンを多結晶シリコン膜２１１
からＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａに拡散する
ことで、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａ中にの
み正の固定電荷を誘起させることができ、第３の実施形
態のＣＭＯＳＦＥＴが製造可能となる。
【００３１】この第３の実施形態では、ＰＭＯＳＦＥＴ
のゲート絶縁膜１０５Ａ中に存在する正の固定電荷によ
り、所望のＶｔｈを得るためのチャネル不純物濃度を下
げることができる。一方、ＮＭＯＳＦＥＴではゲート絶
縁膜１０６Ａ中に固定電荷が存在しないため、ＮＭＯＳ
ＦＥＴのチャネル不純物濃度に変化はない。したがっ
て、図１０に示すように、ＰＭＯＳＦＥＴのの同じＶｔ
ｈで比較すると、ＰＭＯＳＦＥＴの動作電流が増加され
る。一方、ＮＭＯＳＦＥＴには膜中電荷の変化がないた
め、ＮＭＯＳＦＥＴは所定の動作電流となる。これによ
り、ＰＭＯＳＦＥＴの動作電流が増加した分だけ、ＣＭ
ＯＳＦＥＴのトータルの動作電流が増加し、ＣＭＯＳＦ
ＥＴの駆動性能が向上されることになる。
のゲート絶縁膜１０５Ａ中に存在する正の固定電荷によ
り、所望のＶｔｈを得るためのチャネル不純物濃度を下
げることができる。一方、ＮＭＯＳＦＥＴではゲート絶
縁膜１０６Ａ中に固定電荷が存在しないため、ＮＭＯＳ
ＦＥＴのチャネル不純物濃度に変化はない。したがっ
て、図１０に示すように、ＰＭＯＳＦＥＴのの同じＶｔ
ｈで比較すると、ＰＭＯＳＦＥＴの動作電流が増加され
る。一方、ＮＭＯＳＦＥＴには膜中電荷の変化がないた
め、ＮＭＯＳＦＥＴは所定の動作電流となる。これによ
り、ＰＭＯＳＦＥＴの動作電流が増加した分だけ、ＣＭ
ＯＳＦＥＴのトータルの動作電流が増加し、ＣＭＯＳＦ
ＥＴの駆動性能が向上されることになる。
【００３２】次に、本発明の第４の実施形態について説
明する。第４の実施形態のＣＭＯＳＦＥＴの断面構造
も、ゲート絶縁膜の構造が図１に示した第１の実施形態
と異なるのみであり、他の部分は同様な構成であるの
で、図１を参照すると、この第４の実施形態において図
１と異なる構成は、シリコン酸化膜で構成されているＰ
ＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲート絶縁膜のう
ち、ＮＭＯＳＦＥＴの前記ゲート絶縁膜中にのみ、負の
固定電荷を存在させていることである。また、ＰＭＯＳ
ＦＥＴのゲート絶縁膜中には、正または負の固定電荷は
存在していない。したがって、各ＭＯＳＦＥＴのゲート
絶縁膜の符号を１０５Ｂ，１０６Ｂとする。
明する。第４の実施形態のＣＭＯＳＦＥＴの断面構造
も、ゲート絶縁膜の構造が図１に示した第１の実施形態
と異なるのみであり、他の部分は同様な構成であるの
で、図１を参照すると、この第４の実施形態において図
１と異なる構成は、シリコン酸化膜で構成されているＰ
ＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲート絶縁膜のう
ち、ＮＭＯＳＦＥＴの前記ゲート絶縁膜中にのみ、負の
固定電荷を存在させていることである。また、ＰＭＯＳ
ＦＥＴのゲート絶縁膜中には、正または負の固定電荷は
存在していない。したがって、各ＭＯＳＦＥＴのゲート
絶縁膜の符号を１０５Ｂ，１０６Ｂとする。
【００３３】前記第４の実施形態のＣＭＯＳＦＥＴの製
造方法を説明する。先ず、図１１（ａ）のように、シリ
コン基板１０１の表面を選択酸化したシリコン酸化膜に
より素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの
形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。
そして、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ
型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳ
ＦＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウ
ェル１０４を形成する。次いで、前記シリコン基板１０
１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００
℃、６０秒の酸化処理を行って各ＭＯＳＦＥＴの形成領
域の表面に厚さ２０Ａのシリコン酸化膜からなるゲート
絶縁膜１０５Ｂ，１０６Ｂを形成する。
造方法を説明する。先ず、図１１（ａ）のように、シリ
コン基板１０１の表面を選択酸化したシリコン酸化膜に
より素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの
形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。
そして、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ
型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳ
ＦＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウ
ェル１０４を形成する。次いで、前記シリコン基板１０
１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００
℃、６０秒の酸化処理を行って各ＭＯＳＦＥＴの形成領
域の表面に厚さ２０Ａのシリコン酸化膜からなるゲート
絶縁膜１０５Ｂ，１０６Ｂを形成する。
【００３４】次いで、図１１（ｂ）のように、ＬＰＣＶ
Ｄ法により多結晶シリコン膜２２１を１５００Ａ程度の
厚さに成長する。さらに、図１１（ｃ）のように、ＰＭ
ＯＳ領域に所要の厚さのフォトレジスト２２２を選択的
に形成する。そして、前記フォトレジスト２２２をマス
クにして、ＮＭＯＳＦＥＴの形成領域の前記多結晶シリ
コン膜２２１にのみＦ（フッ素）イオンをイオン注入す
る。このイオン注入は、例えば、１０〜３０ｋｅＶ、
０．５〜１×１０14／ｃｍ2 である。次いで、第３の実
施形態の図９（ａ）と同様にアニールを行う。なお、以
降は符号を図１１の符号に基づいて読み換える。このア
ニールは、Ｎ２ ガス雰囲気で９００℃、１０分のアニ
ールを行い、Ｆイオンを多結晶シリコン膜２２１に拡散
し、さらにゲート絶縁膜１０６Ｂ中に拡散する。これに
より、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｂ中にはＦ
イオンの拡散に伴い負の固定電荷が誘起される。次い
で、図９（ｂ）において、前記多結晶シリコン膜２２１
をフォトリソグラフィ技術によりパターニングし、各Ｍ
ＯＳＦＥＴのそれぞれのゲート電極１０７，１０８を形
成する。
Ｄ法により多結晶シリコン膜２２１を１５００Ａ程度の
厚さに成長する。さらに、図１１（ｃ）のように、ＰＭ
ＯＳ領域に所要の厚さのフォトレジスト２２２を選択的
に形成する。そして、前記フォトレジスト２２２をマス
クにして、ＮＭＯＳＦＥＴの形成領域の前記多結晶シリ
コン膜２２１にのみＦ（フッ素）イオンをイオン注入す
る。このイオン注入は、例えば、１０〜３０ｋｅＶ、
０．５〜１×１０14／ｃｍ2 である。次いで、第３の実
施形態の図９（ａ）と同様にアニールを行う。なお、以
降は符号を図１１の符号に基づいて読み換える。このア
ニールは、Ｎ２ ガス雰囲気で９００℃、１０分のアニ
ールを行い、Ｆイオンを多結晶シリコン膜２２１に拡散
し、さらにゲート絶縁膜１０６Ｂ中に拡散する。これに
より、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｂ中にはＦ
イオンの拡散に伴い負の固定電荷が誘起される。次い
で、図９（ｂ）において、前記多結晶シリコン膜２２１
をフォトリソグラフィ技術によりパターニングし、各Ｍ
ＯＳＦＥＴのそれぞれのゲート電極１０７，１０８を形
成する。
【００３５】次いで、第１の実施形態の図５および図６
と同様に、図５（ａ）において、前記ＰＭＯＳＦＥＴの
形成領域をフォトレジスト２０２で覆った状態でＮＭＯ
ＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ
領域１１２を形成する。次いで今度は、図５（ｂ）のよ
うに、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト
２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ
2 をイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。
次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面
にシリコン酸化膜２０４を１００Ａの厚さに形成し、さ
らに図５（ｄ）のように、シリコン酸化膜２０４を異方
性エッチングして前記ゲート電極１０７，１０８の側面
にのみ残し、サイドウォール１０９，１１０を形成す
る。そして、図６（ａ）のように、前記ＰＭＯＳＦＥＴ
の形成領域をフォトレジスト２０５で覆った状態でＮＭ
ＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソー
ス・ドレイン領域１１４を形成する。次いで今度は、図
６（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフ
ォトレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形
成領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域
１１３を形成する。なお、前記ＬＤＤ領域１１１，１１
２及びソース・ドレイン領域１１３，１１４の各イオン
注入の条件は第１の実施形態と同様である。しかる後、
図６（ｃ）のように、活性化アニールを行い、前記各イ
オン注入した不純物を活性化する。次いで、図６（ｄ）
のように、全面に層間絶縁膜１１５を形成する。その後
は前記各実施形態と同様であり、図１のようにＣＭＯＳ
ＦＥＴを製造する。
と同様に、図５（ａ）において、前記ＰＭＯＳＦＥＴの
形成領域をフォトレジスト２０２で覆った状態でＮＭＯ
ＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ
領域１１２を形成する。次いで今度は、図５（ｂ）のよ
うに、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト
２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ
2 をイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。
次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面
にシリコン酸化膜２０４を１００Ａの厚さに形成し、さ
らに図５（ｄ）のように、シリコン酸化膜２０４を異方
性エッチングして前記ゲート電極１０７，１０８の側面
にのみ残し、サイドウォール１０９，１１０を形成す
る。そして、図６（ａ）のように、前記ＰＭＯＳＦＥＴ
の形成領域をフォトレジスト２０５で覆った状態でＮＭ
ＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソー
ス・ドレイン領域１１４を形成する。次いで今度は、図
６（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフ
ォトレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形
成領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域
１１３を形成する。なお、前記ＬＤＤ領域１１１，１１
２及びソース・ドレイン領域１１３，１１４の各イオン
注入の条件は第１の実施形態と同様である。しかる後、
図６（ｃ）のように、活性化アニールを行い、前記各イ
オン注入した不純物を活性化する。次いで、図６（ｄ）
のように、全面に層間絶縁膜１１５を形成する。その後
は前記各実施形態と同様であり、図１のようにＣＭＯＳ
ＦＥＴを製造する。
【００３６】以上のように、シリコン酸化膜でゲート絶
縁膜１０５Ｂ，１０６Ｂを形成した後、上層に多結晶シ
リコン膜２２１を形成し、この多結晶シリコン膜２２１
にはＮＭＯＳＦＥＴ領域にのみＦイオンを注入し、さら
に注入したＦイオンを多結晶シリコン膜２２１からゲー
ト絶縁膜１０６Ｂに拡散することで、ＮＭＯＳＦＥＴの
ゲート絶縁膜１０６Ｂ中にのみ負の固定電荷を誘起させ
ることができ、第４の実施形態のＣＭＯＳＦＥＴが製造
可能となる。
縁膜１０５Ｂ，１０６Ｂを形成した後、上層に多結晶シ
リコン膜２２１を形成し、この多結晶シリコン膜２２１
にはＮＭＯＳＦＥＴ領域にのみＦイオンを注入し、さら
に注入したＦイオンを多結晶シリコン膜２２１からゲー
ト絶縁膜１０６Ｂに拡散することで、ＮＭＯＳＦＥＴの
ゲート絶縁膜１０６Ｂ中にのみ負の固定電荷を誘起させ
ることができ、第４の実施形態のＣＭＯＳＦＥＴが製造
可能となる。
【００３７】この第４の実施形態では、ＮＭＯＳＦＥＴ
のゲート絶縁膜１０６Ｂ中に存在する負の固定電荷によ
り、所望のＶｔｈを得るためのチャネル不純物濃度を下
げることができる。一方、ＰＭＯＳＦＥＴではゲート絶
縁膜１０５Ｂ中に固定電荷が存在しないため、ＰＭＯＳ
ＦＥＴのチャネル不純物濃度に変化はない。したがっ
て、図１２に示すように、ＮＭＯＳＦＥＴの同じＶｔｈ
で比較すると、ＮＭＯＳＦＥＴの動作電流が増加され
る。一方、ＮＭＯＳＦＥＴは膜中電荷の変化がないた
め、ＰＭＯＳＦＥＴは所定の動作電流となる。これによ
り、ＮＭＯＳＦＥＴの動作電流が増加した分だけ、ＣＭ
ＯＳＦＥＴのトータルの動作電流が増加し、ＣＭＯＳＦ
ＥＴの駆動性能が向上されることになる。
のゲート絶縁膜１０６Ｂ中に存在する負の固定電荷によ
り、所望のＶｔｈを得るためのチャネル不純物濃度を下
げることができる。一方、ＰＭＯＳＦＥＴではゲート絶
縁膜１０５Ｂ中に固定電荷が存在しないため、ＰＭＯＳ
ＦＥＴのチャネル不純物濃度に変化はない。したがっ
て、図１２に示すように、ＮＭＯＳＦＥＴの同じＶｔｈ
で比較すると、ＮＭＯＳＦＥＴの動作電流が増加され
る。一方、ＮＭＯＳＦＥＴは膜中電荷の変化がないた
め、ＰＭＯＳＦＥＴは所定の動作電流となる。これによ
り、ＮＭＯＳＦＥＴの動作電流が増加した分だけ、ＣＭ
ＯＳＦＥＴのトータルの動作電流が増加し、ＣＭＯＳＦ
ＥＴの駆動性能が向上されることになる。
【００３８】次に、本発明の第５の実施形態について説
明する。第５の実施形態のＣＭＯＳＦＥＴの断面構造は
図１に示した第１の実施形態とゲート絶縁膜が異なるの
みであり他の部分は同様な構成であるので、図１を参照
すると、この第５の実施形態において図１と異なる構成
は、シリコン酸化膜で構成されているＰＭＯＳＦＥＴと
ＮＭＯＳＦＥＴの各ゲート絶縁膜では、ＰＭＯＳＦＥＴ
のゲート絶縁膜中に正の固定電荷を存在させる一方、Ｎ
ＭＯＳＦＥＴのゲート絶縁膜中に負の固定電荷を存在さ
せていることである。したがって、各ＭＯＳＦＥＴのゲ
ート絶縁膜の符号を１０５Ｃ，１０６Ｃとする。
明する。第５の実施形態のＣＭＯＳＦＥＴの断面構造は
図１に示した第１の実施形態とゲート絶縁膜が異なるの
みであり他の部分は同様な構成であるので、図１を参照
すると、この第５の実施形態において図１と異なる構成
は、シリコン酸化膜で構成されているＰＭＯＳＦＥＴと
ＮＭＯＳＦＥＴの各ゲート絶縁膜では、ＰＭＯＳＦＥＴ
のゲート絶縁膜中に正の固定電荷を存在させる一方、Ｎ
ＭＯＳＦＥＴのゲート絶縁膜中に負の固定電荷を存在さ
せていることである。したがって、各ＭＯＳＦＥＴのゲ
ート絶縁膜の符号を１０５Ｃ，１０６Ｃとする。
【００３９】前記第５の実施形態のＣＭＯＳＦＥＴの製
造方法を説明する。先ず、図１３（ａ）のように、シリ
コン基板１０１の表面を選択酸化したシリコン酸化膜に
より素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの
形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。
そして、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ
型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳ
ＦＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウ
ェル１０４を形成する。次いで、前記シリコン基板１０
１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００
℃、６０秒の酸化処理を行って各ＭＯＳＦＥＴの形成領
域の表面に厚さ２０Ａのシリコン酸化膜からなるゲート
絶縁膜１０５Ｃ，１０６Ｃを形成する。
造方法を説明する。先ず、図１３（ａ）のように、シリ
コン基板１０１の表面を選択酸化したシリコン酸化膜に
より素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの
形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。
そして、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ
型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳ
ＦＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウ
ェル１０４を形成する。次いで、前記シリコン基板１０
１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００
℃、６０秒の酸化処理を行って各ＭＯＳＦＥＴの形成領
域の表面に厚さ２０Ａのシリコン酸化膜からなるゲート
絶縁膜１０５Ｃ，１０６Ｃを形成する。
【００４０】次いで、図１３（ｂ）のように、ＬＰＣＶ
Ｄ法により多結晶シリコン膜２３１を１５００Ａ程度の
厚さに成長する。そして、図１３（ｃ）のように、ＰＭ
ＯＳＦＥＴの形成領域に所要の厚さのフォトレジスト２
３２を選択的に形成する。そして、前記フォトレジスト
２３２をマスクにして、ＮＭＯＳＦＥＴの形成領域の前
記多結晶シリコン膜２３１にのみＦイオンをイオン注入
する。このイオン注入は、例えば、１０〜３０ｋｅＶ、
０．５〜１×１０14／ｃｍ2 である。次いで、図１３
（ｄ）のように、ＮＭＯＳＦＥＴの形成領域に所要の厚
さのフォトレジスト２３３を選択的に形成する。そし
て、前記フォトレジスト２３３をマスクにして、ＰＭＯ
ＳＦＥＴの形成領域の前記多結晶シリコン膜２３１にの
みＮイオンをイオン注入する。このイオン注入は、例え
ば、１０〜３０ｋｅＶ、０．５〜１×１０15／ｃｍ2 で
ある。
Ｄ法により多結晶シリコン膜２３１を１５００Ａ程度の
厚さに成長する。そして、図１３（ｃ）のように、ＰＭ
ＯＳＦＥＴの形成領域に所要の厚さのフォトレジスト２
３２を選択的に形成する。そして、前記フォトレジスト
２３２をマスクにして、ＮＭＯＳＦＥＴの形成領域の前
記多結晶シリコン膜２３１にのみＦイオンをイオン注入
する。このイオン注入は、例えば、１０〜３０ｋｅＶ、
０．５〜１×１０14／ｃｍ2 である。次いで、図１３
（ｄ）のように、ＮＭＯＳＦＥＴの形成領域に所要の厚
さのフォトレジスト２３３を選択的に形成する。そし
て、前記フォトレジスト２３３をマスクにして、ＰＭＯ
ＳＦＥＴの形成領域の前記多結晶シリコン膜２３１にの
みＮイオンをイオン注入する。このイオン注入は、例え
ば、１０〜３０ｋｅＶ、０．５〜１×１０15／ｃｍ2 で
ある。
【００４１】次いで、第３の実施形態の図９（ａ）と同
様にアニールを行う。なお、以降は符号を図１３の符号
に基づいて読み換える。このアニールでは、Ｎ2 ガス雰
囲気で９００℃、１０分のアニールを行い、ＮＭＯＳＦ
ＥＴの形成領域ではＦイオンを前記多結晶シリコン膜２
３１に拡散し、ＰＭＯＳＦＥＴの形成領域ではＮイオン
を同じく前記多結晶シリコン膜２３１に拡散する。さら
に、前記各多結晶シリコン膜２３１からそれぞれのゲー
ト絶縁膜１０５Ｃ，１０６Ｃ中にＦイオン、Ｎイオンを
それぞれ拡散する。これにより、ＮＭＯＳＦＥＴのゲー
ト絶縁膜１０６Ｃ中にはＦイオンの拡散に伴い負の固定
電荷が誘起され、ＰＭＯＳＦＥＴのゲート絶縁膜１０５
Ｃ中にはＮイオンの拡散に伴い正の固定電荷が誘起され
る。次いで、図９（ｂ）のように、前記多結晶シリコン
膜２３１をフォトリソグラフィ技術によりパターニング
し、各ＭＯＳＦＥＴの形成領域にゲート電極１０７，１
０８を形成する。
様にアニールを行う。なお、以降は符号を図１３の符号
に基づいて読み換える。このアニールでは、Ｎ2 ガス雰
囲気で９００℃、１０分のアニールを行い、ＮＭＯＳＦ
ＥＴの形成領域ではＦイオンを前記多結晶シリコン膜２
３１に拡散し、ＰＭＯＳＦＥＴの形成領域ではＮイオン
を同じく前記多結晶シリコン膜２３１に拡散する。さら
に、前記各多結晶シリコン膜２３１からそれぞれのゲー
ト絶縁膜１０５Ｃ，１０６Ｃ中にＦイオン、Ｎイオンを
それぞれ拡散する。これにより、ＮＭＯＳＦＥＴのゲー
ト絶縁膜１０６Ｃ中にはＦイオンの拡散に伴い負の固定
電荷が誘起され、ＰＭＯＳＦＥＴのゲート絶縁膜１０５
Ｃ中にはＮイオンの拡散に伴い正の固定電荷が誘起され
る。次いで、図９（ｂ）のように、前記多結晶シリコン
膜２３１をフォトリソグラフィ技術によりパターニング
し、各ＭＯＳＦＥＴの形成領域にゲート電極１０７，１
０８を形成する。
【００４２】そして、第１の実施形態の図５および図６
と同様に、図５（ａ）において、前記ＰＭＯＳＦＥＴの
形成領域をフォトレジスト２０２で覆った状態でＮＭＯ
ＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ
領域１１２を形成する。次いで今度は、図５（ｂ）のよ
うに、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト
２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ
2 をイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。
次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面
にシリコン酸化膜２０４を１００Ａの厚さに形成し、図
５（ｄ）のように、前記シリコン酸化膜２０４を異方性
エッチングして前記ゲート電極１０７，１０８の側面に
のみ残し、サイドウォール１０９，１１０を形成する。
そして、図６（ａ）のように、前記ＰＭＯＳＦＥＴの形
成領域をフォトレジスト２０５で覆った状態でＮＭＯＳ
ＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソース・
ドレイン領域１１４を形成する。次いで今度は、図６
（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォ
トレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形成
領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域１
１３を形成する。なお、前記ＬＤＤ領域１１１，１１２
及びソース・ドレイン領域１１３，１１４の各イオン注
入の条件は第１の実施形態と同様である。しかる後、図
６（ｃ）のように、活性化アニールを行い、前記各イオ
ン注入した不純物を活性化する。その後、図６（ｄ）の
ように、全面に層間絶縁膜１１５を形成する。その後、
前記各実施形態と同様に図１のＣＭＯＳＦＥＴを製造す
る。
と同様に、図５（ａ）において、前記ＰＭＯＳＦＥＴの
形成領域をフォトレジスト２０２で覆った状態でＮＭＯ
ＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ
領域１１２を形成する。次いで今度は、図５（ｂ）のよ
うに、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト
２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ
2 をイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。
次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面
にシリコン酸化膜２０４を１００Ａの厚さに形成し、図
５（ｄ）のように、前記シリコン酸化膜２０４を異方性
エッチングして前記ゲート電極１０７，１０８の側面に
のみ残し、サイドウォール１０９，１１０を形成する。
そして、図６（ａ）のように、前記ＰＭＯＳＦＥＴの形
成領域をフォトレジスト２０５で覆った状態でＮＭＯＳ
ＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソース・
ドレイン領域１１４を形成する。次いで今度は、図６
（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォ
トレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形成
領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域１
１３を形成する。なお、前記ＬＤＤ領域１１１，１１２
及びソース・ドレイン領域１１３，１１４の各イオン注
入の条件は第１の実施形態と同様である。しかる後、図
６（ｃ）のように、活性化アニールを行い、前記各イオ
ン注入した不純物を活性化する。その後、図６（ｄ）の
ように、全面に層間絶縁膜１１５を形成する。その後、
前記各実施形態と同様に図１のＣＭＯＳＦＥＴを製造す
る。
【００４３】以上のように、シリコン酸化膜でゲート絶
縁膜１０５Ｃ，１０６Ｃを形成した後、上層に多結晶シ
リコン膜２３１を形成し、この多結晶シリコン膜２３１
にはＮＭＯＳＦＥＴ領域ではＦイオンを注入し、ＰＭＯ
ＳＦＥＴ領域ではＮイオンを注入し、さらに注入したＦ
イオンとＮイオンをそれぞれ多結晶シリコン膜２３１か
らゲート絶縁膜１０６Ｃ，１０５Ｃに拡散することで、
ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｃ中に負の固定電
荷を誘起させ、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ｃ
中に正の固定電荷を誘起させることができ、第５の実施
形態のＣＭＯＳＦＥＴが製造可能となる。
縁膜１０５Ｃ，１０６Ｃを形成した後、上層に多結晶シ
リコン膜２３１を形成し、この多結晶シリコン膜２３１
にはＮＭＯＳＦＥＴ領域ではＦイオンを注入し、ＰＭＯ
ＳＦＥＴ領域ではＮイオンを注入し、さらに注入したＦ
イオンとＮイオンをそれぞれ多結晶シリコン膜２３１か
らゲート絶縁膜１０６Ｃ，１０５Ｃに拡散することで、
ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｃ中に負の固定電
荷を誘起させ、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ｃ
中に正の固定電荷を誘起させることができ、第５の実施
形態のＣＭＯＳＦＥＴが製造可能となる。
【００４４】この第５の実施形態では、ＰＭＯＳＦＥＴ
のゲート絶縁膜１０５Ｃ中に存在する正の固定電荷によ
り、所望のＶｔｈを得るためのチャネル不純物濃度を下
げることができる。一方、ＮＭＯＳＦＥＴのゲート絶縁
膜１０６Ｃ中に存在する負の固定電荷により、所望のＶ
ｔｈを得るためのチャネル不純物濃度を下げることがで
きる。したがって、図１４に示すように、ＰＭＯＳＦＥ
Ｔの同じＶｔｈで比較すると、ＰＭＯＳＦＥＴの動作電
流が増加される。一方、ＮＭＯＳＦＥＴの同じＶｔｈで
比較すると、ＮＭＯＳＦＥＴの動作電流が増加される。
これにより、ＰＭＯＳＦＥＴの動作電流とＮＭＯＳＦＥ
Ｔの動作電流が共に増加することになり、ＣＭＯＳＦＥ
Ｔのトータルの動作電流が大幅に増加し、ＣＭＯＳＦＥ
Ｔの駆動性能が向上されることになる。
のゲート絶縁膜１０５Ｃ中に存在する正の固定電荷によ
り、所望のＶｔｈを得るためのチャネル不純物濃度を下
げることができる。一方、ＮＭＯＳＦＥＴのゲート絶縁
膜１０６Ｃ中に存在する負の固定電荷により、所望のＶ
ｔｈを得るためのチャネル不純物濃度を下げることがで
きる。したがって、図１４に示すように、ＰＭＯＳＦＥ
Ｔの同じＶｔｈで比較すると、ＰＭＯＳＦＥＴの動作電
流が増加される。一方、ＮＭＯＳＦＥＴの同じＶｔｈで
比較すると、ＮＭＯＳＦＥＴの動作電流が増加される。
これにより、ＰＭＯＳＦＥＴの動作電流とＮＭＯＳＦＥ
Ｔの動作電流が共に増加することになり、ＣＭＯＳＦＥ
Ｔのトータルの動作電流が大幅に増加し、ＣＭＯＳＦＥ
Ｔの駆動性能が向上されることになる。
【００４５】なお、前記第３の実施形態及び第５の実施
形態では、ＰＭＯＳＦＥＴのゲート絶縁膜中にＮイオン
を拡散して正の固定電荷を誘起しているので、拡散した
Ｎイオンにより、ＰＭＯＳＦＥＴで問題となるゲート電
極からのボロン拡散を防止し、いわゆるボロンの突き抜
け現象を防止することも可能になる。
形態では、ＰＭＯＳＦＥＴのゲート絶縁膜中にＮイオン
を拡散して正の固定電荷を誘起しているので、拡散した
Ｎイオンにより、ＰＭＯＳＦＥＴで問題となるゲート電
極からのボロン拡散を防止し、いわゆるボロンの突き抜
け現象を防止することも可能になる。
【００４６】なお、図１５は、チャネル不純物濃度を一
定としたときの、膜中電荷量とＶｔｈ変化量と膜厚の関
係を示したものである。本発明の膜中電荷量は、概ね１
Ｅ−８〜１Ｅ−６Ｃ／ｃｍ2 の範囲であることを示して
いる。
定としたときの、膜中電荷量とＶｔｈ変化量と膜厚の関
係を示したものである。本発明の膜中電荷量は、概ね１
Ｅ−８〜１Ｅ−６Ｃ／ｃｍ2 の範囲であることを示して
いる。
【００４７】
【発明の効果】以上説明したように本発明は、ＣＭＯＳ
ＦＥＴを構成するＰＭＯＳＦＥＴのゲート絶縁膜中に含
まれる正の固定電荷の電荷量が、ＮＭＯＳＦＥＴのゲー
ト絶縁膜中に含まれる正の固定電荷の電荷量よりも多く
した構成とすることで、ＰＭＯＳＦＥＴのゲート絶縁膜
中に存在する正の固定電荷によってＰＭＯＳＦＥＴのチ
ャネル不純物濃度を減らすことができ、動作電流を増大
することができる。一方、ＮＭＯＳＦＥＴにおいては、
ゲート絶縁膜中に存在する正の固定電荷によってＮＭＯ
ＳＦＥＴのチャネル不純物濃度を高くすることになり、
動作電流を減少することができる。しかしながら、ＰＭ
ＯＳＦＥＴの動作電流の増加の程度は、ＮＭＯＳＦＥＴ
の動作電流の減少の程度よりも数倍大きいため、結果と
してＣＭＯＳＦＥＴのトータルの動作電流は増加し、Ｃ
ＭＯＳＦＥＴの駆動性能を向上することができる。
ＦＥＴを構成するＰＭＯＳＦＥＴのゲート絶縁膜中に含
まれる正の固定電荷の電荷量が、ＮＭＯＳＦＥＴのゲー
ト絶縁膜中に含まれる正の固定電荷の電荷量よりも多く
した構成とすることで、ＰＭＯＳＦＥＴのゲート絶縁膜
中に存在する正の固定電荷によってＰＭＯＳＦＥＴのチ
ャネル不純物濃度を減らすことができ、動作電流を増大
することができる。一方、ＮＭＯＳＦＥＴにおいては、
ゲート絶縁膜中に存在する正の固定電荷によってＮＭＯ
ＳＦＥＴのチャネル不純物濃度を高くすることになり、
動作電流を減少することができる。しかしながら、ＰＭ
ＯＳＦＥＴの動作電流の増加の程度は、ＮＭＯＳＦＥＴ
の動作電流の減少の程度よりも数倍大きいため、結果と
してＣＭＯＳＦＥＴのトータルの動作電流は増加し、Ｃ
ＭＯＳＦＥＴの駆動性能を向上することができる。
【図１】本発明にかかる半導体装置の断面図である。
【図２】第１の実施形態のゲート絶縁膜のＶｔｈを従来
例と比較して示す図である。
例と比較して示す図である。
【図３】第１の実施形態におけるＰＭＯＳＦＥＴとＮＭ
ＯＳＦＥＴの各Ｖｔｈを示す図である。
ＯＳＦＥＴの各Ｖｔｈを示す図である。
【図４】第１の実施形態の製造方法を工程順に示す断面
図のその１である。
図のその１である。
【図５】第１の実施形態の製造方法を工程順に示す断面
図のその２である。
図のその２である。
【図６】第１の実施形態の製造方法を工程順に示す断面
図のその３である。
図のその３である。
【図７】第２の実施形態におけるＰＭＯＳＦＥＴとＮＭ
ＯＳＦＥＴの各Ｖｔｈを示す図である。
ＯＳＦＥＴの各Ｖｔｈを示す図である。
【図８】第３の実施形態の製造方法の工程一部を工程順
に示す断面図のその１である。
に示す断面図のその１である。
【図９】第３の実施形態の製造方法の工程一部を工程順
に示す断面図のその２である。
に示す断面図のその２である。
【図１０】第３の実施形態におけるＰＭＯＳＦＥＴとＮ
ＭＯＳＦＥＴの各Ｖｔｈを示す図である。
ＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図１１】第４の実施形態の製造方法の工程一部を工程
順に示す断面図である。
順に示す断面図である。
【図１２】第４の実施形態におけるＰＭＯＳＦＥＴとＮ
ＭＯＳＦＥＴの各Ｖｔｈを示す図である。
ＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図１３】第５の実施形態の製造方法の工程一部を工程
順に示す断面図である。
順に示す断面図である。
【図１４】第５の実施形態におけるＰＭＯＳＦＥＴとＮ
ＭＯＳＦＥＴの各Ｖｔｈを示す図である。
ＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図１５】ゲート絶縁膜中の固定電荷の電荷量によるＶ
ｔｈの変動量を示す図である。
ｔｈの変動量を示す図である。
【図１６】本発明の半導体装置が適用されるＣＭＯＳ回
路の一例である。
路の一例である。
１０１ シリコン基板 １０２ 素子分離絶縁膜 １０３ Ｎウェル １０４ Ｐウェル １０５，１０５Ａ〜１０５Ｃ ＰＭＯＳＦＥＴのゲート
絶縁膜 １０６，１０６Ａ〜１０６Ｃ ＮＭＯＳＦＥＴのゲート
絶縁膜 １０７，１０８ ゲート電極 １０９，１１０ サイドウォール １１１ Ｐ型ＬＤＤ領域 １１２ Ｎ型ＬＤＤ領域 １１３ Ｐ型ソース・ドレイン領域 １１４ Ｎ型ソース・ドレイン領域 ２０１ 多結晶シリコン膜 ２０２，２０３ フォトレジスト ２０４ シリコン酸化膜 ２０５，２０６ フォトレジスト ２１１ 多結晶シリコン膜 ２１２ フォトレジスト ２２１ 多結晶シリコン膜 ２２２ フォトレジスト ２３１ 多結晶シリコン膜 ２３２，２３３ フォトレジスト
絶縁膜 １０６，１０６Ａ〜１０６Ｃ ＮＭＯＳＦＥＴのゲート
絶縁膜 １０７，１０８ ゲート電極 １０９，１１０ サイドウォール １１１ Ｐ型ＬＤＤ領域 １１２ Ｎ型ＬＤＤ領域 １１３ Ｐ型ソース・ドレイン領域 １１４ Ｎ型ソース・ドレイン領域 ２０１ 多結晶シリコン膜 ２０２，２０３ フォトレジスト ２０４ シリコン酸化膜 ２０５，２０６ フォトレジスト ２１１ 多結晶シリコン膜 ２１２ フォトレジスト ２２１ 多結晶シリコン膜 ２２２ フォトレジスト ２３１ 多結晶シリコン膜 ２３２，２３３ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小山 晋 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F048 AA00 AB04 AB07 AC03 BB05 BB11 BB14 BB18 BC06 BD04 BF11 BG12 DA00 DA25
Claims (14)
- 【請求項１】 ＰＭＯＳＦＥＴ（Ｐチャネル型ＭＯＳ電
界効果トランジスタ）とＮＭＯＳＦＥＴ（Ｎチャネル型
ＭＯＳ電界効果トランジスタ）とで構成されるＣＭＯＳ
ＦＥＴ（相補型ＭＯＳ電界効果トランジスタ）を備える
半導体装置であって、前記ＰＭＯＳＦＥＴのゲート絶縁
膜中に含まれる正の固定電荷の電荷量が、前記ＮＭＯＳ
ＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の電荷
量よりも多いことを特徴とする半導体装置。 - 【請求項２】 前記ＰＭＯＳＦＥＴのゲート絶縁膜中に
含まれる正の固定電荷の電荷量は、前記ＮＭＯＳＦＥＴ
のゲート絶縁膜中に含まれる正の固定電荷の３〜４倍で
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ
の前記各ゲート絶縁膜はシリコン酸窒化膜であることを
特徴とする請求項１または２に記載の半導体装置。 - 【請求項４】 ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとで構
成されるＣＭＯＳＦＥＴを備える半導体装置であって、
前記ＰＭＯＳＦＥＴのゲート絶縁膜中に正の固定電荷が
含まれ、前記ＮＭＯＳＦＥＴのゲート絶縁膜中には固定
電荷が含まれていないことを特徴とする半導体装置。 - 【請求項５】 ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとで構
成されるＣＭＯＳＦＥＴを備える半導体装置であって、
前記ＮＭＯＳＦＥＴのゲート絶縁膜中に負の固定電荷が
含まれ、前記ＰＭＯＳＦＥＴのゲート絶縁膜中には固定
電荷が含まれていないことを特徴とする半導体装置。 - 【請求項６】 ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとで構
成されるＣＭＯＳＦＥＴを備える半導体装置であって、
前記ＰＭＯＳＦＥＴのゲート絶縁膜中に正の固定電荷が
含まれ、前記ＮＭＯＳＦＥＴのゲート絶縁膜中に負の固
定電荷が含まれていることを特徴とする半導体装置。 - 【請求項７】 前記ＰＭＯＳＦＥＴ及び前記ＮＭＯＳＦ
ＥＴの前記各ゲート絶縁膜はシリコン酸化膜であること
を特徴とする請求項４ないし６のいずれかに記載の半導
体装置。 - 【請求項８】 前記正の固定電荷は窒素イオンにより誘
起される固定電荷であることを特徴とする請求項１，
２，３，４，６または７に記載の半導体装置。 - 【請求項９】 前記負の固定電荷はフッ素イオンにより
誘起される固定電荷であることを特徴とする請求項５，
６または７に記載の半導体装置。 - 【請求項１０】 半導体基板上にＰＭＯＳＦＥＴの形成
領域とＮＭＯＳＦＥＴの形成領域を区画形成した後、前
記各形成領域にゲート絶縁膜としてシリコン酸窒化膜を
形成する工程と、前記ゲート絶縁膜を高温アニールする
工程と、前記ゲート絶縁膜上にゲート電極を形成する工
程と、前記各ＭＯＳＦＥＴの形成領域にそれぞれＰ型、
Ｎ型の不純物を導入してソース・ドレイン領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項１１】 前記高温アニールは、前記ＰＭＯＳＦ
ＥＴのゲート絶縁膜中の正の固定電荷の電荷量が前記Ｎ
ＭＯＳＦＥＴのゲート絶縁膜中の正の固定電荷の電荷量
の３〜４倍となるように、そのアニール温度を１０００
〜１１００℃、アニール時間を１分ないし１分に近い時
間とすることを特徴とする請求項１０に記載の半導体装
置の製造方法。 - 【請求項１２】 半導体基板上にＰＭＯＳＦＥＴの形成
領域とＮＭＯＳＦＥＴの形成領域を区画形成した後、前
記各形成領域にゲート絶縁膜としてシリコン酸化膜を形
成する工程と、前記ゲート絶縁膜上に多結晶シリコン膜
を形成する工程と、前記ＰＭＯＳＦＥＴの形成領域の前
記多結晶シリコン膜にのみ窒素イオンを注入する工程
と、前記多結晶シリコン膜から前記ＰＭＯＳＦＥＴの形
成領域の前記ゲート絶縁膜に前記窒素イオンを拡散する
アニール工程と、前記多結晶シリコン膜により前記ＰＭ
ＯＳＦＥＴの形成領域と前記ＮＭＯＳＦＥＴの形成領域
にそれぞれゲート電極を形成する工程と、前記各ＭＯＳ
ＦＥＴの形成領域にそれぞれＰ型、Ｎ型の不純物を導入
してソース・ドレイン領域を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項１３】 半導体基板上にＰＭＯＳＦＥＴの形成
領域とＮＭＯＳＦＥＴの形成領域を区画形成した後、前
記各形成領域にゲート絶縁膜としてシリコン酸化膜を形
成する工程と、前記ゲート絶縁膜上に多結晶シリコン膜
を形成する工程と、前記ＮＭＯＳＦＥＴの形成領域の前
記多結晶シリコン膜にのみフッ素イオンを注入する工程
と、前記多結晶シリコン膜から前記ＮＭＯＳＦＥＴの形
成領域の前記ゲート絶縁膜に前記フッ素イオンを拡散す
るアニール工程と、前記多結晶シリコン膜により前記Ｐ
ＭＯＳＦＥＴの形成領域と前記ＮＭＯＳＦＥＴの形成領
域にそれぞれゲート電極を形成する工程と、前記各ＭＯ
ＳＦＥＴの形成領域にそれぞれＰ型、Ｎ型の不純物を導
入してソース・ドレイン領域を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項１４】 半導体基板上にＰＭＯＳＦＥＴの形成
領域とＮＭＯＳＦＥＴの形成領域を区画形成した後、前
記各形成領域にゲート絶縁膜としてシリコン酸化膜を形
成する工程と、前記ゲート絶縁膜上に多結晶シリコン膜
を形成する工程と、前記ＰＭＯＳＦＥＴの形成領域の前
記多結晶シリコン膜にのみ窒素イオンを注入する工程
と、前記ＮＭＯＳＦＥＴの形成領域の前記多結晶シリコ
ン膜にのみフッ素イオンを注入する工程と、前記多結晶
シリコン膜から前記ＰＭＯＳＦＥＴの形成領域の前記ゲ
ート絶縁膜に前記窒素イオンを拡散するとともに前記Ｎ
ＭＯＳＦＥＴの形成領域の前記ゲート絶縁膜に前記フッ
素イオンを拡散するアニール工程と、前記多結晶シリコ
ン膜により前記ＰＭＯＳＦＥＴの形成領域と前記ＮＭＯ
ＳＦＥＴの形成領域にそれぞれゲート電極を形成する工
程と、前記各ＭＯＳＦＥＴの形成領域にそれぞれＰ型、
Ｎ型の不純物を導入してソース・ドレイン領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
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