JP4772183B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳＦＥＴ（相補型ＭＯＳ電界効果トランジスタ）を含む半導体装置に関し、特にＣＭＯＳ回路の動作性能の向上を図った半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ回路は、例えば図１６に示すように、ＰＭＯＳＦＥＴ（Ｐチャネル型ＭＯＳ電界効果トランジスタ）１とＮＭＯＳＦＥＴ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）１のソース・ドレインを縦列接続して電源ＶＤＤとグランドＧＮＤとの間に接続し、両ＭＯＳトランジスタのゲートを相互に接続して入力端ＩＮとし、両ＭＯＳＦＥＴのソース・ドレインの接続点を出力端としてインバータ構造のＣＭＯＳＦＥＴ１として構成する。また、この例では同様にＰＭＯＳＦＥＴ２とＮＭＯＳＦＥＴ２とでＣＭＯＳＦＥＴ２を構成して、前記ＣＭＯＳＦＥＴ１の後段に接続した２段構造としている。このようなＣＭＯＳ回路では、前段のＣＭＯＳＦＥＴ１の入力端ＩＮに矩形信号を入力すると、その出力段には反転した矩形信号が出力されて後段のＣＭＯＳＦＥＴ２に入力され、後段のＣＭＯＳＦＥＴ２の出力端ＯＵＴからはＶＤＤをピーク電圧とする非反転の矩形信号が出力される。このようなＣＭＯＳ回路では、前段のＣＭＯＳＦＥＴ１についてみると、入力信号の立ち上がりでＰＭＯＳＦＥＴ１がオフ、ＮＭＯＳＦＥＴ１がオンし、出力が立ち下がる。また、入力信号の立ち下がりでＰＭＯＳＦＥＴ１がオンし、ＮＭＯＳＦＥＴ１がオフし、出力が立ち上がる。したがって、出力の立ち下がりと立ち上がりはＮＭＯＳＦＥＴ１のオン動作と、ＰＭＯＳＦＥＴ１のオン動作の速度、換言すれば各ＭＯＳＦＥＴの動作電流を大きくすることに依存することになり、各ＭＯＳＦＥＴの動作電流が大きい方がＣＭＯＳＦＥＴの高速性、すなわち駆動性能が向上し、ＣＭＯＳ回路全体の駆動性能が向上することになる。
【０００３】
一方、ＭＯＳＦＥＴにおける前記した動作電流は基板のチャネル領域の不純物濃度に相関を有しており、チャネル領域の不純物濃度を下げると動作電流が増加することが知られている。これは、チャネル領域でのキャリアが不純物原子に散乱され、キャリアの移動速度が低下しているからである。しかしながら、基板のチャネル領域の不純物濃度は、トランジスタのしきい値電圧Ｖｔｈを決定する主要因であるため、不純物濃度を下げるとＮＭＯＳＦＥＴでは正電圧のＶｔｈが下がり（負電圧側にシフトする）、ＰＭＯＳＦＥＴでは負電圧のＶｔｈが下がる（正電圧側にシフトする）という現象が生じてしまう。なお、以降はＶｔｈの絶対値が増加することを上げると称し、絶対値が下がることを下げると称する。
【０００４】
【発明が解決しようとする課題】
ところで、ＶｔｈはＣＭＯＳＦＥＴに入力される信号電圧によって規定される設計事項である。したがって、チャネル不純物濃度は動作電流の向上から規定されるのではなく、この所望Ｖｔｈ実現のためにある範囲内で規定されてしまうのが実際である。つまり、動作電流を増大させるためにチャネル不純物濃度を下げたいのであるが、設計事項であるＶｔｈに影響が出てしまう。言い換えれば、Ｖｔｈが下がってしまうためにそれが出来ないのである。所望のＶｔｈを維持しつつ、ＣＭＯＳＦＥＴの動作性能を向上することは難しいのである。したがって、チャネル不純物濃度とは独立にＶｔｈを制御する技術を用い、Ｖｔｈを下げることなるチャネル不純物濃度を下げることが要求されることになる。
【０００５】
また、Ｖｔｈは、ゲート絶縁膜中の固定電荷にも依存する。チャネル不純物濃度を一定と仮定し、ゲート絶縁膜中に正の電荷が存在するとＶｔｈは負電圧に変化し、ゲート絶縁膜中に負の電荷が存在するとＶｔｈは正電圧に変化する。言い換えると、所望のＶｔｈを実現するとき、ゲート絶縁膜中に正の電荷が存在すると、チャネル不純物濃度はＰＭＯＳＦＥＴで低くすることができるが、ＮＭＯＳＦＥＴでは逆に高くせざるを得ないのである。一方、ゲート絶縁膜中に負の電荷が存在すると、チャネル不純物濃度はＮＭＯＳＦＥＴで低くすることができるが、ＰＭＯＳＦＥＴでは逆に高くせざるを得ないのである。したがって、ＣＭＯＳＦＥＴの場合にゲート絶縁膜に正、または負の固定電荷が存在すると、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの一方ではチャネル不純物濃度を下げることができるが、他方はチャネル不純物濃度が上がることになり、結果してＣＭＯＳＦＥＴのトータルの動作電流を増加することは困難であり、ＣＭＯＳＦＥＴの動作性能を向上させることは難しい。
【０００６】
本発明の目的は、ＣＭＯＳＦＥＴのトータルの動作電流を増加することで、ＣＭＯＳＦＥＴの動作性能を向上することが可能な半導体装置およびその製造方法を提供するものである。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、ＣＭＯＳＦＥＴを構成するＰＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の電荷量が、ＮＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の電荷量よりも多く、ＰＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の電荷量は、ＮＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の３〜４倍であり、前記ＮＭＯＳＦＥＴでは、前記正の固定電荷が導入されていないゲート絶縁膜を用いた時と比較して、ゲート絶縁膜中の固定電荷量の違いによるしきい値電圧の変動を相殺するためにチャネル不純物量を増加させ、かつ、前記ＰＭＯＳＦＥＴでは、前記正の固定電荷が導入されていないゲート絶縁膜を用いた時と比較して、ゲート絶縁膜中の固定電荷量の違いによるしきい値電圧の変動を相殺するためにチャネル不純物量を減少させる。また、この場合、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜はシリコン酸窒化膜で構成される。
【０００８】
本発明の半導体装置においては、ＰＭＯＳＦＥＴのゲート絶縁膜中に存在する正の固定電荷によってＰＭＯＳＦＥＴのチャネル不純物濃度を減らすことができ、動作電流を増大することができる。一方、ＮＭＯＳＦＥＴにおいては、ゲート絶縁膜中に存在する正の固定電荷によってＮＭＯＳＦＥＴのチャネル不純物濃度を高くすることになり、動作電流を減少させることになる。しかしながら、ＰＭＯＳＦＥＴの動作電流の増加の程度は、ＮＭＯＳＦＥＴの動作電流の減少の程度よりも数倍大きいため、結果としてＣＭＯＳＦＥＴのトータルの動作電流は増加し、ＣＭＯＳＦＥＴの駆動性能が向上する。
【００１１】
以上の本発明の半導体装置を製造するための製造方法は、半導体基板上にＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画形成した後、前記各形成領域にゲート絶縁膜としてシリコン酸窒化膜を形成する工程と、前記ゲート絶縁膜を高温アニールする工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記各ＭＯＳＦＥＴの形成領域にそれぞれＰ型、Ｎ型の不純物を導入してソース・ドレイン領域を形成する工程とを含むことを特徴とする。この場合、前記高温アニールは、ＰＭＯＳＦＥＴのゲート絶縁膜中の正の固定電荷の電荷量がＮＭＯＳＦＥＴのゲート絶縁膜中の正の固定電荷の電荷量の３〜４倍となるように、そのアニール温度を１０００〜１１００℃、アニール時間を１分ないし１分に近い時間としてもよい。
【００１５】
なお、特開平５−２６７３３３号公報には、ゲート絶縁膜にフッ素を導入する技術が記載されているが、この技術はホットキャリア耐性を向上するための技術であり、結果的にＮＭＯＳＦＥＴのゲート絶縁膜中に負の固定電荷が存在することになるが、この場合にはＰＭＯＳＦＥＴのゲート絶縁膜中にも負の固定電荷が存在することになり、ＣＭＯＳＦＥＴの全体としての動作電流を増大してＣＭＯＳＦＥＴの駆動性能を向上することは困難である。また、特開２０００−１２４４５５号公報にはゲート絶縁膜中の固定正電荷を消滅ないし減少する技術が記載されており、結果的にＮＭＯＳＦＥＴのゲート絶縁膜中の固定正電荷を減少させることになるが、この公報においてもＰＭＯＳＦＥＴのゲート絶縁膜中の固定正電荷も減少されることになり、ＣＭＯＳＦＥＴの動作電流の増大、駆動性能の向上を実現することは困難である。
【００１６】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明にかかるＣＭＯＳＦＥＴの断面図である。シリコン基板１０１の表面に設けた素子分離絶縁膜１０２でＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域が区画形成されており、前記ＰＭＯＳＦＥＴの形成領域にはＰＭＯＳＦＥＴが、前記ＮＭＯＳＦＥＴの形成領域にはＮＭＯＳＦＥＴがそれぞれ形成されている。前記ＰＭＯＳＦＥＴの形成領域にはＮウェル１０３が形成され、その表面にはシリコン酸窒化膜からなるゲート絶縁膜１０５と、多結晶シリコンからなるゲート電極１０７が形成され、さらに前記ゲート電極１０７の側面にはシリコン酸化膜からなるサイドウォール１０９が形成されている。また、前記Ｎウェル１０３にはＰ型不純物を低濃度に注入したＬＤＤ領域１１１と、Ｐ型不純物を高濃度に注入したＰ型ソース・ドレイン領域１１３が形成され、これにより前記ＰＭＯＳＦＥＴが構成されている。また、前記ＮＭＯＳＦＥＴの形成領域にはＰウェル１０４が形成され、その表面にはシリコン酸窒化膜からなるゲート絶縁膜１０６と、多結晶シリコンからなるゲート電極１０８が形成され、さらに前記ゲート電極１０８の側面にはシリコン酸化膜からなるサイドウォール１１０が形成されている。また、前記Ｐウェル１０４にはＮ型不純物を低濃度に注入したＬＤＤ領域１１２と、Ｎ型不純物を高濃度に注入したＮ型ソース・ドレイン領域１１４が形成され、これより前記ＮＭＯＳＦＥＴが構成されている。その上で、全面に層間絶縁膜１１５が形成され、かつ前記層間絶縁膜に開口されたコンタクトホール１１６を通してアルミニウム等の配線１１７が接続され、例えば、図１６に示したＣＭＯＳＦＥＴ１，２ないしＣＭＯＳ回路が形成されている。
【００１７】
ここで、前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜１０５，１０６はそれぞれシリコン酸窒化膜で構成されており、これらのゲート絶縁膜１０５，１０６中には正の固定電荷が存在しているが、その正の固定電荷の電荷量は、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の電荷量が、ＮＭＯＳＦＥＴのゲート絶縁膜１０６中の電荷量よりも数倍多く存在している。例えば、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の電荷量はＮＭＯＳＦＥＴのゲート絶縁膜１０６中の電荷量の３〜４倍程度となっている。このように、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中に正の固定電荷が存在すると、その固定電荷によってチャネル領域に正のバイアスが加えられることになり、それ自身Ｖｔｈを負の方向に変化させる。言い換えるとＶｔｈを上げる効果がある。Ｖｔｈは規定値であるから、その分チャネル不純物濃度を下げる（Ｖｔｈを下げる効果）ことができるのである。一方、ＮＭＯＳＦＥＴにおいても、ゲート絶縁膜１０６中の正の固定電荷はＶｔｈを負の方向に変化させる効果があるが、この場合にはＶｔｈを下げる効果となる。したがって、Ｖｔｈは規定値であるから、その分チャネル不純物濃度を上げる（Ｖｔｈを上げる効果）ことになる。
【００１８】
図２はこの膜中電荷量の違いを明確に示すために、チャネル不純物濃度を一定とした実験条件下で、前記ゲート絶縁膜１０５，１０６が本実施形態のようにシリコン酸窒化膜で構成されている場合と、従来の一般的な材料であるシリコン酸化膜で構成されている場合の、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのそれぞれのＶｔｈを示している。同図からわかるように、ＰＭＯＳＦＥＴのＶｔｈの増加量は、ＮＭＯＳＦＥＴのＶｔｈの減少量よりも数倍大きくなっている。実際の半導体装置では、Ｖｔｈは規定値であるので、膜中電荷量の違いを相殺するようにチャネル不純物量を変えることになる。つまり、ＰＭＯＳＦＥＴではチャネル不純物量が減少するためＰＭＯＳＦＥＴの動作電流は増大するが、ＮＭＯＳＦＥＴではチャネル不純物量が増大するため、ＮＭＯＳＦＥＴの動作電流は減少する。しかしながら、図３にゲート絶縁膜がシリコン酸化膜で形成されている場合（同図破線）と、シリコン酸窒化膜で形成されている場合（同図実線）のそれぞれにおいて、チャネル不純物濃度を変化パラメータとした場合のＶｔｈと動作電流との相関を示すように、図１の構成のＣＭＯＳＦＥＴでは、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の正の固定電荷は、ＮＭＯＳＦＥＴのゲート絶縁膜１０６中の固定電荷の３〜４倍程度多く形成されているため、同じＶｔｈで比較した場合、ＰＭＯＳＦＥＴの動作電流の増加量＋ΔＩｐは、ＮＭＯＳＦＥＴの動作電流の減少量−ΔＩｎよりも大きくなり、結果としてＣＭＯＳＦＥＴのトータルの動作電流は増加し、ＣＭＯＳＦＥＴの駆動性能が向上することになる。
【００１９】
次に、前記第１の実施形態のＣＭＯＳＦＥＴの製造方法について説明する。先ず、図４（ａ）のように、シリコン基板１０１の表面を選択酸化したシリコン酸化膜により素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。そして、ＰＭＯＳＦＥＴの形成領域にはＰ（リン）、Ａｓ（砒素）等のＮ型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳＦＥＴの形成領域にはＢ（ボロン）等のＰ型不純物を導入してＰウェル１０４を形成する。その後、Ｖｔｈを制御するため、ＰＭＯＳＦＥＴの形成領域にはＰ型不純物を追加導入し、ＮＭＯＳＦＥＴの形成領域にはＮ型不純物を追加導入する。このときの追加導入量は、所望Ｖｔｈが達成できるように、膜中電荷量を考慮して決定される。次いで、前記シリコン基板１０１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００℃、３０秒の酸化処理を行って表面にシリコン酸化膜を形成し、続いてＮＯガス雰囲気での９００℃、１５秒の窒化処理を行って前記シリコン酸化膜を窒化処理し、それぞれ厚さ２０Ａのシリコン酸窒化膜からなるゲート絶縁膜１０５，１０６を形成する。
【００２０】
次いで、図４（ｂ）のように、前記ゲート絶縁膜１０５，１０６に対してＮ2 ガス雰囲気で、１０５０〜１１００℃、５分以内での高温アニールを実行する。この高温アニールは、前記ゲート絶縁膜１０５，１０６の膜中に存在する正の固定電荷の量を制御するために有効であり、アニール時間を長くすると、これに伴って正の固定電荷の電荷量を減少方向に制御することが可能になる。なお、制御しようとする電荷量の値、および前記ゲート絶縁膜１０５，１０６を製造する際の酸化処理、窒化処理の条件如何によっては、この高温アニールを省略し、あるいはアニール時間を実質的に殆ど行わない、すなわち０に近い時間に設定することも可能である。また、図１に示した第１の実施形態の場合には、この高温アニール時間を０に近い時間に設定しており、その結果として、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の正の固定電荷の電荷量は、ＮＭＯＳＦＥＴのゲート絶縁膜１０６の電荷量の３〜４倍程度に制御されることになる。次いで、以降の処理は従来のＣＭＯＳＦＥＴの製造工程とほぼ同様であるが、図４（ｃ）のように、ＬＰＣＶＤ法（低圧化学気相成長法）により多結晶シリコン膜２０１を１５００Ａ程度の厚さに成長する。続いて、前記多結晶シリコン膜２０１をフォトリソグラフィ技術によりパターニングし、図４（ｄ）のように、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各形成領域にゲート電極１０７，１０８を形成する。
【００２１】
そして、図５（ａ）のように、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０２で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓを１０ｋｅＶ、１０14／ｃｍ2 でイオン注入し、Ｎ型ＬＤＤ領域１１２を形成する。次いで今度は、図５（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 を１０ｋｅＶ、１０14／ｃｍ2 でイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面にシリコン酸化膜２０４を１００Ａの厚さに形成する。そして、前記シリコン酸化膜２０４を異方性エッチングし、図５（ｄ）のように、前記ゲート電極１０７，１０８の各側面にのみ残し、サイドウォール１０９，１１０を形成する。
【００２２】
そして、図６（ａ）のように、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０５で覆った状態でＮＭＯＳ領域にＡｓを５０ｋｅＶ、５×１０15／ｃｍ2 でイオン注入し、Ｎ型ソース・ドレイン領域１１４を形成する。次いで今度は、図６（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０６で覆った状態でＰＭＯＳ領域にＢを１０ｋｅＶ、５×１０15／ｃｍ2 でイオン注入し、Ｐ型ソース・ドレイン領域１１３を形成する。しかる後、図６（ｃ）のように、Ｎ2 ガス雰囲気で１０００℃、６０秒の活性化アニールを行い、前記各イオン注入した不純物を活性化する。その後、図６（ｄ）のように、全面に層間絶縁膜１１５を形成する。その後は、図１に示したように、前記層間絶縁膜１１５にコンタクトホール１１６を開口し、アルミニウム配線１１７を形成してＣＭＯＳＦＥＴを製造する。
【００２３】
このように、第１の実施形態では、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜１０５，１０６としてシリコン酸窒化膜を形成した後に、高温アニールを極短時間、ないしは殆ど行わない製造工程とすることで、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の正の固定電荷の電荷量をＮＭＯＳＦＥＴのゲート絶縁膜１０６中の電荷量の３〜４倍程度に制御する。これにより、図３に示したように、同じＶｔｈのトランジスタを作成した場合、ＮＭＯＳＦＥＴの動作電流の減少分以上にＰＭＯＳＦＥＴの動作電流を大幅に増加させることができ、ＣＭＯＳＦＥＴのトータルの動作電流を増大して駆動性能を高めた図１のＣＭＯＳＦＥＴが製造可能になる。
【００２４】
ここで、前記第１の実施形態の製造工程において、前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜１０５，１０６を形成した後の高温アニールを適宜の時間に制御することで、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜（ゲート酸窒化膜）１０５，１０６中の正の固定電荷を前記第１の実施形態の場合よりも減少させることができる。例えば、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の電荷量をＮＭＯＳＦＥＴのゲート絶縁膜１０６中の電荷量の１〜２倍程度となるように制御する。この構成を本発明の第２の実施形態とすると、この第２の実施形態では、チャネル不純物量を一定とした実験結果である図２を参照すると、前記高温アニールによりＰＭＯＳＦＥＴのＶｔｈは前記第１の実施形態よりも若干下がり、ＮＭＯＳＦＥＴのＶｔｈは前記第１の実施形態の場合よりも若干上がる。これにより、図７に示すように、所望のＶｔｈを実現するようにチャネル不純物で調整すると、つまり、同じＶｔｈで動作電流を比較すると、ＰＭＯＳＦＥＴの動作電流は若干低下するが、ＮＭＯＳＦＥＴの動作電流は第１の実施形態の場合よりも増加され、ＮＭＯＳＦＥＴの駆動性能は改善されることになる。したがって、ＰＭＯＳＦＥＴの動作電流の増加がＮＭＯＳＦＥＴの動作電流の減少よりも勝っている条件の下では、ＣＭＯＳＦＥＴのトータルの動作電流は増加されていることになり、ＣＭＯＳＦＥＴの駆動性能は改善されることになる。
【００２５】
次に、本発明の第３の実施形態について説明する。第３の実施形態のＣＭＯＳＦＥＴの断面構造は、ゲート絶縁膜の構造が図１に示した第１の実施形態と異なるのみであり、他の部分は同様な構成であるので、図１を参照すると、第３の実施形態において図１と異なる構成は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲート絶縁膜がシリコン酸化膜で形成されていることである。したがって、各ＭＯＳＦＥＴのゲート絶縁膜の符号を１０５Ａ，１０６Ａとする。そして、ＰＭＯＳＦＥＴの前記ゲート絶縁膜（シリコン酸化膜）１０５Ａ中にのみ、正の固定電荷を存在させている。また、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ａ中には、正または負の固定電荷は存在していない。
【００２６】
前記第３の実施形態のＣＭＯＳＦＥＴの製造方法を説明する。先ず、図８（ａ）のように、シリコン基板１０１の表面を選択酸化したシリコン酸化膜により素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。そして、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳＦＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウェル１０４を形成する。その後、Ｖｔｈを制御するため、ＰＭＯＳＦＥＴの形成領域にはＰ型不純物を追加導入し、ＮＭＯＳＦＥＴの形成領域にはＮ型不純物を追加導入する。このときの追加導入量は、所望Ｖｔｈが達成できるように、膜中電荷量を考慮して決定される。次いで、前記シリコン基板１０１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００℃、６０秒の酸化処理を行って各ＭＯＳＦＥＴの形成領域の表面に厚さ２０Ａのシリコン酸化膜からなるゲート絶縁膜１０５Ａ，１０６Ａを形成する。
【００２７】
次いで、図８（ｂ）のように、ＬＰＣＶＤ法により多結晶シリコン膜２１１を１５００Ａ程度の厚さに成長する。そして、図８（ｃ）のように、ＮＭＯＳＦＥＴの形成領域に所要の厚さのフォトレジスト２１２を選択的に形成した上で、前記フォトレジスト２１２をマスクにして、ＰＭＯＳＦＥＴの形成領域の前記多結晶シリコン膜２１１にのみＮ（窒素）イオンをイオン注入する。このイオン注入は、例えば、１０〜３０ｋｅＶ、０．５〜１×１０15／ｃｍ2 である。しかる後、図９（ａ）のように、Ｎ2 ガス雰囲気で９００℃、１０分のアニールを行い、Ｎイオンを前記多結晶シリコン膜２１１に拡散し、さらにゲート絶縁膜１０５Ａ中に拡散する。これにより、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａ中にはＮイオンの拡散に伴い正の固定電荷が誘起される。次いで、図９（ｂ）のように、前記多結晶シリコン膜２１１をフォトリソグラフィ技術によりパターニングし、各ＭＯＳＦＥＴの形成領域にそれぞれゲート電極１０７，１０８を形成する。
【００２８】
以降の工程は、第１の実施形態の図５および図６と同様であるので、これらの図を参照して説明する。図５（ａ）のように、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０２で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ領域１１２を形成する。次いで今度は、図５（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 をイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面にシリコン酸化膜２０４を１００Ａの厚さに形成し、これを異方性エッチングして図５（ｄ）のように、前記ゲート電極１０７，１０８の側面にのみ残し、サイドウォール１０９，１１０を形成する。
【００２９】
そして、図６（ａ）のように、前記ＰＭＯＳ領域をフォトレジスト２０５で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソース・ドレイン領域１１４を形成する。次いで今度は、図６（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形成領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域１１３を形成する。なお、前記ＬＤＤ領域１１１，１１２及びソース・ドレイン領域１１３，１１４の各イオン注入の条件は第１の実施形態と同様である。しかる後、図６（ｃ）のように、活性化アニールを行い、前記各イオン注入した不純物を活性化する。その後、図６（ｄ）のように、全面に層間絶縁膜１１５を形成した後、図１のようにコンタクトホール１１６を開口し、アルミニウム配線１１７を形成してＣＭＯＳＦＥＴを製造する。
【００３０】
以上のように、シリコン酸化膜でゲート絶縁膜１０５Ａ，１０６Ａを形成した後、上層に多結晶シリコン膜２１１を形成し、この多結晶シリコン膜２１１にはＰＭＯＳＦＥＴの形成領域にのみＮイオンを注入し、さらに注入したＮイオンを多結晶シリコン膜２１１からＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａに拡散することで、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａ中にのみ正の固定電荷を誘起させることができ、第３の実施形態のＣＭＯＳＦＥＴが製造可能となる。
【００３１】
この第３の実施形態では、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａ中に存在する正の固定電荷により、所望のＶｔｈを得るためのチャネル不純物濃度を下げることができる。一方、ＮＭＯＳＦＥＴではゲート絶縁膜１０６Ａ中に固定電荷が存在しないため、ＮＭＯＳＦＥＴのチャネル不純物濃度に変化はない。したがって、図１０に示すように、ＰＭＯＳＦＥＴのの同じＶｔｈで比較すると、ＰＭＯＳＦＥＴの動作電流が増加される。一方、ＮＭＯＳＦＥＴには膜中電荷の変化がないため、ＮＭＯＳＦＥＴは所定の動作電流となる。これにより、ＰＭＯＳＦＥＴの動作電流が増加した分だけ、ＣＭＯＳＦＥＴのトータルの動作電流が増加し、ＣＭＯＳＦＥＴの駆動性能が向上されることになる。
【００３２】
次に、本発明の第４の実施形態について説明する。第４の実施形態のＣＭＯＳＦＥＴの断面構造も、ゲート絶縁膜の構造が図１に示した第１の実施形態と異なるのみであり、他の部分は同様な構成であるので、図１を参照すると、この第４の実施形態において図１と異なる構成は、シリコン酸化膜で構成されているＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲート絶縁膜のうち、ＮＭＯＳＦＥＴの前記ゲート絶縁膜中にのみ、負の固定電荷を存在させていることである。また、ＰＭＯＳＦＥＴのゲート絶縁膜中には、正または負の固定電荷は存在していない。したがって、各ＭＯＳＦＥＴのゲート絶縁膜の符号を１０５Ｂ，１０６Ｂとする。
【００３３】
前記第４の実施形態のＣＭＯＳＦＥＴの製造方法を説明する。先ず、図１１（ａ）のように、シリコン基板１０１の表面を選択酸化したシリコン酸化膜により素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。そして、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳＦＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウェル１０４を形成する。次いで、前記シリコン基板１０１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００℃、６０秒の酸化処理を行って各ＭＯＳＦＥＴの形成領域の表面に厚さ２０Ａのシリコン酸化膜からなるゲート絶縁膜１０５Ｂ，１０６Ｂを形成する。
【００３４】
次いで、図１１（ｂ）のように、ＬＰＣＶＤ法により多結晶シリコン膜２２１を１５００Ａ程度の厚さに成長する。さらに、図１１（ｃ）のように、ＰＭＯＳ領域に所要の厚さのフォトレジスト２２２を選択的に形成する。そして、前記フォトレジスト２２２をマスクにして、ＮＭＯＳＦＥＴの形成領域の前記多結晶シリコン膜２２１にのみＦ（フッ素）イオンをイオン注入する。このイオン注入は、例えば、１０〜３０ｋｅＶ、０．５〜１×１０14／ｃｍ2 である。次いで、第３の実施形態の図９（ａ）と同様にアニールを行う。なお、以降は符号を図１１の符号に基づいて読み換える。このアニールは、Ｎ２ ガス雰囲気で９００℃、１０分のアニールを行い、Ｆイオンを多結晶シリコン膜２２１に拡散し、さらにゲート絶縁膜１０６Ｂ中に拡散する。これにより、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｂ中にはＦイオンの拡散に伴い負の固定電荷が誘起される。次いで、図９（ｂ）において、前記多結晶シリコン膜２２１をフォトリソグラフィ技術によりパターニングし、各ＭＯＳＦＥＴのそれぞれのゲート電極１０７，１０８を形成する。
【００３５】
次いで、第１の実施形態の図５および図６と同様に、図５（ａ）において、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０２で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ領域１１２を形成する。次いで今度は、図５（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 をイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面にシリコン酸化膜２０４を１００Ａの厚さに形成し、さらに図５（ｄ）のように、シリコン酸化膜２０４を異方性エッチングして前記ゲート電極１０７，１０８の側面にのみ残し、サイドウォール１０９，１１０を形成する。そして、図６（ａ）のように、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０５で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソース・ドレイン領域１１４を形成する。次いで今度は、図６（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形成領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域１１３を形成する。なお、前記ＬＤＤ領域１１１，１１２及びソース・ドレイン領域１１３，１１４の各イオン注入の条件は第１の実施形態と同様である。しかる後、図６（ｃ）のように、活性化アニールを行い、前記各イオン注入した不純物を活性化する。次いで、図６（ｄ）のように、全面に層間絶縁膜１１５を形成する。その後は前記各実施形態と同様であり、図１のようにＣＭＯＳＦＥＴを製造する。
【００３６】
以上のように、シリコン酸化膜でゲート絶縁膜１０５Ｂ，１０６Ｂを形成した後、上層に多結晶シリコン膜２２１を形成し、この多結晶シリコン膜２２１にはＮＭＯＳＦＥＴ領域にのみＦイオンを注入し、さらに注入したＦイオンを多結晶シリコン膜２２１からゲート絶縁膜１０６Ｂに拡散することで、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｂ中にのみ負の固定電荷を誘起させることができ、第４の実施形態のＣＭＯＳＦＥＴが製造可能となる。
【００３７】
この第４の実施形態では、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｂ中に存在する負の固定電荷により、所望のＶｔｈを得るためのチャネル不純物濃度を下げることができる。一方、ＰＭＯＳＦＥＴではゲート絶縁膜１０５Ｂ中に固定電荷が存在しないため、ＰＭＯＳＦＥＴのチャネル不純物濃度に変化はない。したがって、図１２に示すように、ＮＭＯＳＦＥＴの同じＶｔｈで比較すると、ＮＭＯＳＦＥＴの動作電流が増加される。一方、ＮＭＯＳＦＥＴは膜中電荷の変化がないため、ＰＭＯＳＦＥＴは所定の動作電流となる。これにより、ＮＭＯＳＦＥＴの動作電流が増加した分だけ、ＣＭＯＳＦＥＴのトータルの動作電流が増加し、ＣＭＯＳＦＥＴの駆動性能が向上されることになる。
【００３８】
次に、本発明の第５の実施形態について説明する。第５の実施形態のＣＭＯＳＦＥＴの断面構造は図１に示した第１の実施形態とゲート絶縁膜が異なるのみであり他の部分は同様な構成であるので、図１を参照すると、この第５の実施形態において図１と異なる構成は、シリコン酸化膜で構成されているＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲート絶縁膜では、ＰＭＯＳＦＥＴのゲート絶縁膜中に正の固定電荷を存在させる一方、ＮＭＯＳＦＥＴのゲート絶縁膜中に負の固定電荷を存在させていることである。したがって、各ＭＯＳＦＥＴのゲート絶縁膜の符号を１０５Ｃ，１０６Ｃとする。
【００３９】
前記第５の実施形態のＣＭＯＳＦＥＴの製造方法を説明する。先ず、図１３（ａ）のように、シリコン基板１０１の表面を選択酸化したシリコン酸化膜により素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。そして、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳＦＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウェル１０４を形成する。次いで、前記シリコン基板１０１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００℃、６０秒の酸化処理を行って各ＭＯＳＦＥＴの形成領域の表面に厚さ２０Ａのシリコン酸化膜からなるゲート絶縁膜１０５Ｃ，１０６Ｃを形成する。
【００４０】
次いで、図１３（ｂ）のように、ＬＰＣＶＤ法により多結晶シリコン膜２３１を１５００Ａ程度の厚さに成長する。そして、図１３（ｃ）のように、ＰＭＯＳＦＥＴの形成領域に所要の厚さのフォトレジスト２３２を選択的に形成する。そして、前記フォトレジスト２３２をマスクにして、ＮＭＯＳＦＥＴの形成領域の前記多結晶シリコン膜２３１にのみＦイオンをイオン注入する。このイオン注入は、例えば、１０〜３０ｋｅＶ、０．５〜１×１０14／ｃｍ2 である。次いで、図１３（ｄ）のように、ＮＭＯＳＦＥＴの形成領域に所要の厚さのフォトレジスト２３３を選択的に形成する。そして、前記フォトレジスト２３３をマスクにして、ＰＭＯＳＦＥＴの形成領域の前記多結晶シリコン膜２３１にのみＮイオンをイオン注入する。このイオン注入は、例えば、１０〜３０ｋｅＶ、０．５〜１×１０15／ｃｍ2 である。
【００４１】
次いで、第３の実施形態の図９（ａ）と同様にアニールを行う。なお、以降は符号を図１３の符号に基づいて読み換える。このアニールでは、Ｎ2 ガス雰囲気で９００℃、１０分のアニールを行い、ＮＭＯＳＦＥＴの形成領域ではＦイオンを前記多結晶シリコン膜２３１に拡散し、ＰＭＯＳＦＥＴの形成領域ではＮイオンを同じく前記多結晶シリコン膜２３１に拡散する。さらに、前記各多結晶シリコン膜２３１からそれぞれのゲート絶縁膜１０５Ｃ，１０６Ｃ中にＦイオン、Ｎイオンをそれぞれ拡散する。これにより、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｃ中にはＦイオンの拡散に伴い負の固定電荷が誘起され、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ｃ中にはＮイオンの拡散に伴い正の固定電荷が誘起される。次いで、図９（ｂ）のように、前記多結晶シリコン膜２３１をフォトリソグラフィ技術によりパターニングし、各ＭＯＳＦＥＴの形成領域にゲート電極１０７，１０８を形成する。
【００４２】
そして、第１の実施形態の図５および図６と同様に、図５（ａ）において、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０２で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ領域１１２を形成する。次いで今度は、図５（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 をイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面にシリコン酸化膜２０４を１００Ａの厚さに形成し、図５（ｄ）のように、前記シリコン酸化膜２０４を異方性エッチングして前記ゲート電極１０７，１０８の側面にのみ残し、サイドウォール１０９，１１０を形成する。そして、図６（ａ）のように、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０５で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソース・ドレイン領域１１４を形成する。次いで今度は、図６（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形成領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域１１３を形成する。なお、前記ＬＤＤ領域１１１，１１２及びソース・ドレイン領域１１３，１１４の各イオン注入の条件は第１の実施形態と同様である。しかる後、図６（ｃ）のように、活性化アニールを行い、前記各イオン注入した不純物を活性化する。その後、図６（ｄ）のように、全面に層間絶縁膜１１５を形成する。その後、前記各実施形態と同様に図１のＣＭＯＳＦＥＴを製造する。
【００４３】
以上のように、シリコン酸化膜でゲート絶縁膜１０５Ｃ，１０６Ｃを形成した後、上層に多結晶シリコン膜２３１を形成し、この多結晶シリコン膜２３１にはＮＭＯＳＦＥＴ領域ではＦイオンを注入し、ＰＭＯＳＦＥＴ領域ではＮイオンを注入し、さらに注入したＦイオンとＮイオンをそれぞれ多結晶シリコン膜２３１からゲート絶縁膜１０６Ｃ，１０５Ｃに拡散することで、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｃ中に負の固定電荷を誘起させ、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ｃ中に正の固定電荷を誘起させることができ、第５の実施形態のＣＭＯＳＦＥＴが製造可能となる。
【００４４】
この第５の実施形態では、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ｃ中に存在する正の固定電荷により、所望のＶｔｈを得るためのチャネル不純物濃度を下げることができる。一方、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｃ中に存在する負の固定電荷により、所望のＶｔｈを得るためのチャネル不純物濃度を下げることができる。したがって、図１４に示すように、ＰＭＯＳＦＥＴの同じＶｔｈで比較すると、ＰＭＯＳＦＥＴの動作電流が増加される。一方、ＮＭＯＳＦＥＴの同じＶｔｈで比較すると、ＮＭＯＳＦＥＴの動作電流が増加される。これにより、ＰＭＯＳＦＥＴの動作電流とＮＭＯＳＦＥＴの動作電流が共に増加することになり、ＣＭＯＳＦＥＴのトータルの動作電流が大幅に増加し、ＣＭＯＳＦＥＴの駆動性能が向上されることになる。
【００４５】
なお、前記第３の実施形態及び第５の実施形態では、ＰＭＯＳＦＥＴのゲート絶縁膜中にＮイオンを拡散して正の固定電荷を誘起しているので、拡散したＮイオンにより、ＰＭＯＳＦＥＴで問題となるゲート電極からのボロン拡散を防止し、いわゆるボロンの突き抜け現象を防止することも可能になる。
【００４６】
なお、図１５は、チャネル不純物濃度を一定としたときの、膜中電荷量とＶｔｈ変化量と膜厚の関係を示したものである。本発明の膜中電荷量は、概ね１Ｅ−８〜１Ｅ−６Ｃ／ｃｍ2 の範囲であることを示している。
【００４７】
【発明の効果】
以上説明したように本発明は、ＣＭＯＳＦＥＴを構成するＰＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の電荷量が、ＮＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の３〜４倍の構成とすることで、ＰＭＯＳＦＥＴのゲート絶縁膜中に存在する正の固定電荷によって、正の固定電荷が導入されていないゲート絶縁膜を用いた時と比較して、ゲート絶縁膜中の固定電荷量の違いによるしきい値電圧の変動を相殺するためにＰＭＯＳＦＥＴのチャネル不純物濃度を減らすことができ、動作電流を増大することができる。一方、ＮＭＯＳＦＥＴにおいては、ゲート絶縁膜中に存在する正の固定電荷によって、正の固定電荷が導入されていないゲート絶縁膜を用いた時と比較して、ゲート絶縁膜中の固定電荷量の違いによるしきい値電圧の変動を相殺するためにＮＭＯＳＦＥＴのチャネル不純物濃度を高くすることになり、動作電流を減少することができる。しかしながら、ＰＭＯＳＦＥＴの動作電流の増加の程度は、ＮＭＯＳＦＥＴの動作電流の減少の程度よりも数倍大きいため、結果としてＣＭＯＳＦＥＴのトータルの動作電流は増加し、ＣＭＯＳＦＥＴの駆動性能を向上することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の断面図である。
【図２】第１の実施形態のゲート絶縁膜のＶｔｈを従来例と比較して示す図である。
【図３】第１の実施形態におけるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図４】第１の実施形態の製造方法を工程順に示す断面図のその１である。
【図５】第１の実施形態の製造方法を工程順に示す断面図のその２である。
【図６】第１の実施形態の製造方法を工程順に示す断面図のその３である。
【図７】第２の実施形態におけるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図８】第３の実施形態の製造方法の工程一部を工程順に示す断面図のその１である。
【図９】第３の実施形態の製造方法の工程一部を工程順に示す断面図のその２である。
【図１０】第３の実施形態におけるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図１１】第４の実施形態の製造方法の工程一部を工程順に示す断面図である。
【図１２】第４の実施形態におけるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図１３】第５の実施形態の製造方法の工程一部を工程順に示す断面図である。
【図１４】第５の実施形態におけるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図１５】ゲート絶縁膜中の固定電荷の電荷量によるＶｔｈの変動量を示す図である。
【図１６】本発明の半導体装置が適用されるＣＭＯＳ回路の一例である。
【符号の説明】
１０１ シリコン基板
１０２ 素子分離絶縁膜
１０３ Ｎウェル
１０４ Ｐウェル
１０５，１０５Ａ〜１０５Ｃ ＰＭＯＳＦＥＴのゲート絶縁膜
１０６，１０６Ａ〜１０６Ｃ ＮＭＯＳＦＥＴのゲート絶縁膜
１０７，１０８ ゲート電極
１０９，１１０ サイドウォール
１１１ Ｐ型ＬＤＤ領域
１１２ Ｎ型ＬＤＤ領域
１１３ Ｐ型ソース・ドレイン領域
１１４ Ｎ型ソース・ドレイン領域
２０１ 多結晶シリコン膜
２０２，２０３ フォトレジスト
２０４ シリコン酸化膜
２０５，２０６ フォトレジスト
２１１ 多結晶シリコン膜
２１２ フォトレジスト
２２１ 多結晶シリコン膜
２２２ フォトレジスト
２３１ 多結晶シリコン膜
２３２，２３３ フォトレジスト
【発明の属する技術分野】
本発明はＣＭＯＳＦＥＴ（相補型ＭＯＳ電界効果トランジスタ）を含む半導体装置に関し、特にＣＭＯＳ回路の動作性能の向上を図った半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ回路は、例えば図１６に示すように、ＰＭＯＳＦＥＴ（Ｐチャネル型ＭＯＳ電界効果トランジスタ）１とＮＭＯＳＦＥＴ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）１のソース・ドレインを縦列接続して電源ＶＤＤとグランドＧＮＤとの間に接続し、両ＭＯＳトランジスタのゲートを相互に接続して入力端ＩＮとし、両ＭＯＳＦＥＴのソース・ドレインの接続点を出力端としてインバータ構造のＣＭＯＳＦＥＴ１として構成する。また、この例では同様にＰＭＯＳＦＥＴ２とＮＭＯＳＦＥＴ２とでＣＭＯＳＦＥＴ２を構成して、前記ＣＭＯＳＦＥＴ１の後段に接続した２段構造としている。このようなＣＭＯＳ回路では、前段のＣＭＯＳＦＥＴ１の入力端ＩＮに矩形信号を入力すると、その出力段には反転した矩形信号が出力されて後段のＣＭＯＳＦＥＴ２に入力され、後段のＣＭＯＳＦＥＴ２の出力端ＯＵＴからはＶＤＤをピーク電圧とする非反転の矩形信号が出力される。このようなＣＭＯＳ回路では、前段のＣＭＯＳＦＥＴ１についてみると、入力信号の立ち上がりでＰＭＯＳＦＥＴ１がオフ、ＮＭＯＳＦＥＴ１がオンし、出力が立ち下がる。また、入力信号の立ち下がりでＰＭＯＳＦＥＴ１がオンし、ＮＭＯＳＦＥＴ１がオフし、出力が立ち上がる。したがって、出力の立ち下がりと立ち上がりはＮＭＯＳＦＥＴ１のオン動作と、ＰＭＯＳＦＥＴ１のオン動作の速度、換言すれば各ＭＯＳＦＥＴの動作電流を大きくすることに依存することになり、各ＭＯＳＦＥＴの動作電流が大きい方がＣＭＯＳＦＥＴの高速性、すなわち駆動性能が向上し、ＣＭＯＳ回路全体の駆動性能が向上することになる。
【０００３】
一方、ＭＯＳＦＥＴにおける前記した動作電流は基板のチャネル領域の不純物濃度に相関を有しており、チャネル領域の不純物濃度を下げると動作電流が増加することが知られている。これは、チャネル領域でのキャリアが不純物原子に散乱され、キャリアの移動速度が低下しているからである。しかしながら、基板のチャネル領域の不純物濃度は、トランジスタのしきい値電圧Ｖｔｈを決定する主要因であるため、不純物濃度を下げるとＮＭＯＳＦＥＴでは正電圧のＶｔｈが下がり（負電圧側にシフトする）、ＰＭＯＳＦＥＴでは負電圧のＶｔｈが下がる（正電圧側にシフトする）という現象が生じてしまう。なお、以降はＶｔｈの絶対値が増加することを上げると称し、絶対値が下がることを下げると称する。
【０００４】
【発明が解決しようとする課題】
ところで、ＶｔｈはＣＭＯＳＦＥＴに入力される信号電圧によって規定される設計事項である。したがって、チャネル不純物濃度は動作電流の向上から規定されるのではなく、この所望Ｖｔｈ実現のためにある範囲内で規定されてしまうのが実際である。つまり、動作電流を増大させるためにチャネル不純物濃度を下げたいのであるが、設計事項であるＶｔｈに影響が出てしまう。言い換えれば、Ｖｔｈが下がってしまうためにそれが出来ないのである。所望のＶｔｈを維持しつつ、ＣＭＯＳＦＥＴの動作性能を向上することは難しいのである。したがって、チャネル不純物濃度とは独立にＶｔｈを制御する技術を用い、Ｖｔｈを下げることなるチャネル不純物濃度を下げることが要求されることになる。
【０００５】
また、Ｖｔｈは、ゲート絶縁膜中の固定電荷にも依存する。チャネル不純物濃度を一定と仮定し、ゲート絶縁膜中に正の電荷が存在するとＶｔｈは負電圧に変化し、ゲート絶縁膜中に負の電荷が存在するとＶｔｈは正電圧に変化する。言い換えると、所望のＶｔｈを実現するとき、ゲート絶縁膜中に正の電荷が存在すると、チャネル不純物濃度はＰＭＯＳＦＥＴで低くすることができるが、ＮＭＯＳＦＥＴでは逆に高くせざるを得ないのである。一方、ゲート絶縁膜中に負の電荷が存在すると、チャネル不純物濃度はＮＭＯＳＦＥＴで低くすることができるが、ＰＭＯＳＦＥＴでは逆に高くせざるを得ないのである。したがって、ＣＭＯＳＦＥＴの場合にゲート絶縁膜に正、または負の固定電荷が存在すると、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの一方ではチャネル不純物濃度を下げることができるが、他方はチャネル不純物濃度が上がることになり、結果してＣＭＯＳＦＥＴのトータルの動作電流を増加することは困難であり、ＣＭＯＳＦＥＴの動作性能を向上させることは難しい。
【０００６】
本発明の目的は、ＣＭＯＳＦＥＴのトータルの動作電流を増加することで、ＣＭＯＳＦＥＴの動作性能を向上することが可能な半導体装置およびその製造方法を提供するものである。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、ＣＭＯＳＦＥＴを構成するＰＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の電荷量が、ＮＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の電荷量よりも多く、ＰＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の電荷量は、ＮＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の３〜４倍であり、前記ＮＭＯＳＦＥＴでは、前記正の固定電荷が導入されていないゲート絶縁膜を用いた時と比較して、ゲート絶縁膜中の固定電荷量の違いによるしきい値電圧の変動を相殺するためにチャネル不純物量を増加させ、かつ、前記ＰＭＯＳＦＥＴでは、前記正の固定電荷が導入されていないゲート絶縁膜を用いた時と比較して、ゲート絶縁膜中の固定電荷量の違いによるしきい値電圧の変動を相殺するためにチャネル不純物量を減少させる。また、この場合、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜はシリコン酸窒化膜で構成される。
【０００８】
本発明の半導体装置においては、ＰＭＯＳＦＥＴのゲート絶縁膜中に存在する正の固定電荷によってＰＭＯＳＦＥＴのチャネル不純物濃度を減らすことができ、動作電流を増大することができる。一方、ＮＭＯＳＦＥＴにおいては、ゲート絶縁膜中に存在する正の固定電荷によってＮＭＯＳＦＥＴのチャネル不純物濃度を高くすることになり、動作電流を減少させることになる。しかしながら、ＰＭＯＳＦＥＴの動作電流の増加の程度は、ＮＭＯＳＦＥＴの動作電流の減少の程度よりも数倍大きいため、結果としてＣＭＯＳＦＥＴのトータルの動作電流は増加し、ＣＭＯＳＦＥＴの駆動性能が向上する。
【００１１】
以上の本発明の半導体装置を製造するための製造方法は、半導体基板上にＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画形成した後、前記各形成領域にゲート絶縁膜としてシリコン酸窒化膜を形成する工程と、前記ゲート絶縁膜を高温アニールする工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記各ＭＯＳＦＥＴの形成領域にそれぞれＰ型、Ｎ型の不純物を導入してソース・ドレイン領域を形成する工程とを含むことを特徴とする。この場合、前記高温アニールは、ＰＭＯＳＦＥＴのゲート絶縁膜中の正の固定電荷の電荷量がＮＭＯＳＦＥＴのゲート絶縁膜中の正の固定電荷の電荷量の３〜４倍となるように、そのアニール温度を１０００〜１１００℃、アニール時間を１分ないし１分に近い時間としてもよい。
【００１５】
なお、特開平５−２６７３３３号公報には、ゲート絶縁膜にフッ素を導入する技術が記載されているが、この技術はホットキャリア耐性を向上するための技術であり、結果的にＮＭＯＳＦＥＴのゲート絶縁膜中に負の固定電荷が存在することになるが、この場合にはＰＭＯＳＦＥＴのゲート絶縁膜中にも負の固定電荷が存在することになり、ＣＭＯＳＦＥＴの全体としての動作電流を増大してＣＭＯＳＦＥＴの駆動性能を向上することは困難である。また、特開２０００−１２４４５５号公報にはゲート絶縁膜中の固定正電荷を消滅ないし減少する技術が記載されており、結果的にＮＭＯＳＦＥＴのゲート絶縁膜中の固定正電荷を減少させることになるが、この公報においてもＰＭＯＳＦＥＴのゲート絶縁膜中の固定正電荷も減少されることになり、ＣＭＯＳＦＥＴの動作電流の増大、駆動性能の向上を実現することは困難である。
【００１６】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明にかかるＣＭＯＳＦＥＴの断面図である。シリコン基板１０１の表面に設けた素子分離絶縁膜１０２でＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域が区画形成されており、前記ＰＭＯＳＦＥＴの形成領域にはＰＭＯＳＦＥＴが、前記ＮＭＯＳＦＥＴの形成領域にはＮＭＯＳＦＥＴがそれぞれ形成されている。前記ＰＭＯＳＦＥＴの形成領域にはＮウェル１０３が形成され、その表面にはシリコン酸窒化膜からなるゲート絶縁膜１０５と、多結晶シリコンからなるゲート電極１０７が形成され、さらに前記ゲート電極１０７の側面にはシリコン酸化膜からなるサイドウォール１０９が形成されている。また、前記Ｎウェル１０３にはＰ型不純物を低濃度に注入したＬＤＤ領域１１１と、Ｐ型不純物を高濃度に注入したＰ型ソース・ドレイン領域１１３が形成され、これにより前記ＰＭＯＳＦＥＴが構成されている。また、前記ＮＭＯＳＦＥＴの形成領域にはＰウェル１０４が形成され、その表面にはシリコン酸窒化膜からなるゲート絶縁膜１０６と、多結晶シリコンからなるゲート電極１０８が形成され、さらに前記ゲート電極１０８の側面にはシリコン酸化膜からなるサイドウォール１１０が形成されている。また、前記Ｐウェル１０４にはＮ型不純物を低濃度に注入したＬＤＤ領域１１２と、Ｎ型不純物を高濃度に注入したＮ型ソース・ドレイン領域１１４が形成され、これより前記ＮＭＯＳＦＥＴが構成されている。その上で、全面に層間絶縁膜１１５が形成され、かつ前記層間絶縁膜に開口されたコンタクトホール１１６を通してアルミニウム等の配線１１７が接続され、例えば、図１６に示したＣＭＯＳＦＥＴ１，２ないしＣＭＯＳ回路が形成されている。
【００１７】
ここで、前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜１０５，１０６はそれぞれシリコン酸窒化膜で構成されており、これらのゲート絶縁膜１０５，１０６中には正の固定電荷が存在しているが、その正の固定電荷の電荷量は、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の電荷量が、ＮＭＯＳＦＥＴのゲート絶縁膜１０６中の電荷量よりも数倍多く存在している。例えば、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の電荷量はＮＭＯＳＦＥＴのゲート絶縁膜１０６中の電荷量の３〜４倍程度となっている。このように、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中に正の固定電荷が存在すると、その固定電荷によってチャネル領域に正のバイアスが加えられることになり、それ自身Ｖｔｈを負の方向に変化させる。言い換えるとＶｔｈを上げる効果がある。Ｖｔｈは規定値であるから、その分チャネル不純物濃度を下げる（Ｖｔｈを下げる効果）ことができるのである。一方、ＮＭＯＳＦＥＴにおいても、ゲート絶縁膜１０６中の正の固定電荷はＶｔｈを負の方向に変化させる効果があるが、この場合にはＶｔｈを下げる効果となる。したがって、Ｖｔｈは規定値であるから、その分チャネル不純物濃度を上げる（Ｖｔｈを上げる効果）ことになる。
【００１８】
図２はこの膜中電荷量の違いを明確に示すために、チャネル不純物濃度を一定とした実験条件下で、前記ゲート絶縁膜１０５，１０６が本実施形態のようにシリコン酸窒化膜で構成されている場合と、従来の一般的な材料であるシリコン酸化膜で構成されている場合の、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのそれぞれのＶｔｈを示している。同図からわかるように、ＰＭＯＳＦＥＴのＶｔｈの増加量は、ＮＭＯＳＦＥＴのＶｔｈの減少量よりも数倍大きくなっている。実際の半導体装置では、Ｖｔｈは規定値であるので、膜中電荷量の違いを相殺するようにチャネル不純物量を変えることになる。つまり、ＰＭＯＳＦＥＴではチャネル不純物量が減少するためＰＭＯＳＦＥＴの動作電流は増大するが、ＮＭＯＳＦＥＴではチャネル不純物量が増大するため、ＮＭＯＳＦＥＴの動作電流は減少する。しかしながら、図３にゲート絶縁膜がシリコン酸化膜で形成されている場合（同図破線）と、シリコン酸窒化膜で形成されている場合（同図実線）のそれぞれにおいて、チャネル不純物濃度を変化パラメータとした場合のＶｔｈと動作電流との相関を示すように、図１の構成のＣＭＯＳＦＥＴでは、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の正の固定電荷は、ＮＭＯＳＦＥＴのゲート絶縁膜１０６中の固定電荷の３〜４倍程度多く形成されているため、同じＶｔｈで比較した場合、ＰＭＯＳＦＥＴの動作電流の増加量＋ΔＩｐは、ＮＭＯＳＦＥＴの動作電流の減少量−ΔＩｎよりも大きくなり、結果としてＣＭＯＳＦＥＴのトータルの動作電流は増加し、ＣＭＯＳＦＥＴの駆動性能が向上することになる。
【００１９】
次に、前記第１の実施形態のＣＭＯＳＦＥＴの製造方法について説明する。先ず、図４（ａ）のように、シリコン基板１０１の表面を選択酸化したシリコン酸化膜により素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。そして、ＰＭＯＳＦＥＴの形成領域にはＰ（リン）、Ａｓ（砒素）等のＮ型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳＦＥＴの形成領域にはＢ（ボロン）等のＰ型不純物を導入してＰウェル１０４を形成する。その後、Ｖｔｈを制御するため、ＰＭＯＳＦＥＴの形成領域にはＰ型不純物を追加導入し、ＮＭＯＳＦＥＴの形成領域にはＮ型不純物を追加導入する。このときの追加導入量は、所望Ｖｔｈが達成できるように、膜中電荷量を考慮して決定される。次いで、前記シリコン基板１０１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００℃、３０秒の酸化処理を行って表面にシリコン酸化膜を形成し、続いてＮＯガス雰囲気での９００℃、１５秒の窒化処理を行って前記シリコン酸化膜を窒化処理し、それぞれ厚さ２０Ａのシリコン酸窒化膜からなるゲート絶縁膜１０５，１０６を形成する。
【００２０】
次いで、図４（ｂ）のように、前記ゲート絶縁膜１０５，１０６に対してＮ2 ガス雰囲気で、１０５０〜１１００℃、５分以内での高温アニールを実行する。この高温アニールは、前記ゲート絶縁膜１０５，１０６の膜中に存在する正の固定電荷の量を制御するために有効であり、アニール時間を長くすると、これに伴って正の固定電荷の電荷量を減少方向に制御することが可能になる。なお、制御しようとする電荷量の値、および前記ゲート絶縁膜１０５，１０６を製造する際の酸化処理、窒化処理の条件如何によっては、この高温アニールを省略し、あるいはアニール時間を実質的に殆ど行わない、すなわち０に近い時間に設定することも可能である。また、図１に示した第１の実施形態の場合には、この高温アニール時間を０に近い時間に設定しており、その結果として、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の正の固定電荷の電荷量は、ＮＭＯＳＦＥＴのゲート絶縁膜１０６の電荷量の３〜４倍程度に制御されることになる。次いで、以降の処理は従来のＣＭＯＳＦＥＴの製造工程とほぼ同様であるが、図４（ｃ）のように、ＬＰＣＶＤ法（低圧化学気相成長法）により多結晶シリコン膜２０１を１５００Ａ程度の厚さに成長する。続いて、前記多結晶シリコン膜２０１をフォトリソグラフィ技術によりパターニングし、図４（ｄ）のように、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各形成領域にゲート電極１０７，１０８を形成する。
【００２１】
そして、図５（ａ）のように、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０２で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓを１０ｋｅＶ、１０14／ｃｍ2 でイオン注入し、Ｎ型ＬＤＤ領域１１２を形成する。次いで今度は、図５（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 を１０ｋｅＶ、１０14／ｃｍ2 でイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面にシリコン酸化膜２０４を１００Ａの厚さに形成する。そして、前記シリコン酸化膜２０４を異方性エッチングし、図５（ｄ）のように、前記ゲート電極１０７，１０８の各側面にのみ残し、サイドウォール１０９，１１０を形成する。
【００２２】
そして、図６（ａ）のように、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０５で覆った状態でＮＭＯＳ領域にＡｓを５０ｋｅＶ、５×１０15／ｃｍ2 でイオン注入し、Ｎ型ソース・ドレイン領域１１４を形成する。次いで今度は、図６（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０６で覆った状態でＰＭＯＳ領域にＢを１０ｋｅＶ、５×１０15／ｃｍ2 でイオン注入し、Ｐ型ソース・ドレイン領域１１３を形成する。しかる後、図６（ｃ）のように、Ｎ2 ガス雰囲気で１０００℃、６０秒の活性化アニールを行い、前記各イオン注入した不純物を活性化する。その後、図６（ｄ）のように、全面に層間絶縁膜１１５を形成する。その後は、図１に示したように、前記層間絶縁膜１１５にコンタクトホール１１６を開口し、アルミニウム配線１１７を形成してＣＭＯＳＦＥＴを製造する。
【００２３】
このように、第１の実施形態では、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜１０５，１０６としてシリコン酸窒化膜を形成した後に、高温アニールを極短時間、ないしは殆ど行わない製造工程とすることで、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の正の固定電荷の電荷量をＮＭＯＳＦＥＴのゲート絶縁膜１０６中の電荷量の３〜４倍程度に制御する。これにより、図３に示したように、同じＶｔｈのトランジスタを作成した場合、ＮＭＯＳＦＥＴの動作電流の減少分以上にＰＭＯＳＦＥＴの動作電流を大幅に増加させることができ、ＣＭＯＳＦＥＴのトータルの動作電流を増大して駆動性能を高めた図１のＣＭＯＳＦＥＴが製造可能になる。
【００２４】
ここで、前記第１の実施形態の製造工程において、前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜１０５，１０６を形成した後の高温アニールを適宜の時間に制御することで、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの各ゲート絶縁膜（ゲート酸窒化膜）１０５，１０６中の正の固定電荷を前記第１の実施形態の場合よりも減少させることができる。例えば、ＰＭＯＳＦＥＴのゲート絶縁膜１０５中の電荷量をＮＭＯＳＦＥＴのゲート絶縁膜１０６中の電荷量の１〜２倍程度となるように制御する。この構成を本発明の第２の実施形態とすると、この第２の実施形態では、チャネル不純物量を一定とした実験結果である図２を参照すると、前記高温アニールによりＰＭＯＳＦＥＴのＶｔｈは前記第１の実施形態よりも若干下がり、ＮＭＯＳＦＥＴのＶｔｈは前記第１の実施形態の場合よりも若干上がる。これにより、図７に示すように、所望のＶｔｈを実現するようにチャネル不純物で調整すると、つまり、同じＶｔｈで動作電流を比較すると、ＰＭＯＳＦＥＴの動作電流は若干低下するが、ＮＭＯＳＦＥＴの動作電流は第１の実施形態の場合よりも増加され、ＮＭＯＳＦＥＴの駆動性能は改善されることになる。したがって、ＰＭＯＳＦＥＴの動作電流の増加がＮＭＯＳＦＥＴの動作電流の減少よりも勝っている条件の下では、ＣＭＯＳＦＥＴのトータルの動作電流は増加されていることになり、ＣＭＯＳＦＥＴの駆動性能は改善されることになる。
【００２５】
次に、本発明の第３の実施形態について説明する。第３の実施形態のＣＭＯＳＦＥＴの断面構造は、ゲート絶縁膜の構造が図１に示した第１の実施形態と異なるのみであり、他の部分は同様な構成であるので、図１を参照すると、第３の実施形態において図１と異なる構成は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲート絶縁膜がシリコン酸化膜で形成されていることである。したがって、各ＭＯＳＦＥＴのゲート絶縁膜の符号を１０５Ａ，１０６Ａとする。そして、ＰＭＯＳＦＥＴの前記ゲート絶縁膜（シリコン酸化膜）１０５Ａ中にのみ、正の固定電荷を存在させている。また、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ａ中には、正または負の固定電荷は存在していない。
【００２６】
前記第３の実施形態のＣＭＯＳＦＥＴの製造方法を説明する。先ず、図８（ａ）のように、シリコン基板１０１の表面を選択酸化したシリコン酸化膜により素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。そして、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳＦＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウェル１０４を形成する。その後、Ｖｔｈを制御するため、ＰＭＯＳＦＥＴの形成領域にはＰ型不純物を追加導入し、ＮＭＯＳＦＥＴの形成領域にはＮ型不純物を追加導入する。このときの追加導入量は、所望Ｖｔｈが達成できるように、膜中電荷量を考慮して決定される。次いで、前記シリコン基板１０１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００℃、６０秒の酸化処理を行って各ＭＯＳＦＥＴの形成領域の表面に厚さ２０Ａのシリコン酸化膜からなるゲート絶縁膜１０５Ａ，１０６Ａを形成する。
【００２７】
次いで、図８（ｂ）のように、ＬＰＣＶＤ法により多結晶シリコン膜２１１を１５００Ａ程度の厚さに成長する。そして、図８（ｃ）のように、ＮＭＯＳＦＥＴの形成領域に所要の厚さのフォトレジスト２１２を選択的に形成した上で、前記フォトレジスト２１２をマスクにして、ＰＭＯＳＦＥＴの形成領域の前記多結晶シリコン膜２１１にのみＮ（窒素）イオンをイオン注入する。このイオン注入は、例えば、１０〜３０ｋｅＶ、０．５〜１×１０15／ｃｍ2 である。しかる後、図９（ａ）のように、Ｎ2 ガス雰囲気で９００℃、１０分のアニールを行い、Ｎイオンを前記多結晶シリコン膜２１１に拡散し、さらにゲート絶縁膜１０５Ａ中に拡散する。これにより、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａ中にはＮイオンの拡散に伴い正の固定電荷が誘起される。次いで、図９（ｂ）のように、前記多結晶シリコン膜２１１をフォトリソグラフィ技術によりパターニングし、各ＭＯＳＦＥＴの形成領域にそれぞれゲート電極１０７，１０８を形成する。
【００２８】
以降の工程は、第１の実施形態の図５および図６と同様であるので、これらの図を参照して説明する。図５（ａ）のように、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０２で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ領域１１２を形成する。次いで今度は、図５（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 をイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面にシリコン酸化膜２０４を１００Ａの厚さに形成し、これを異方性エッチングして図５（ｄ）のように、前記ゲート電極１０７，１０８の側面にのみ残し、サイドウォール１０９，１１０を形成する。
【００２９】
そして、図６（ａ）のように、前記ＰＭＯＳ領域をフォトレジスト２０５で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソース・ドレイン領域１１４を形成する。次いで今度は、図６（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形成領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域１１３を形成する。なお、前記ＬＤＤ領域１１１，１１２及びソース・ドレイン領域１１３，１１４の各イオン注入の条件は第１の実施形態と同様である。しかる後、図６（ｃ）のように、活性化アニールを行い、前記各イオン注入した不純物を活性化する。その後、図６（ｄ）のように、全面に層間絶縁膜１１５を形成した後、図１のようにコンタクトホール１１６を開口し、アルミニウム配線１１７を形成してＣＭＯＳＦＥＴを製造する。
【００３０】
以上のように、シリコン酸化膜でゲート絶縁膜１０５Ａ，１０６Ａを形成した後、上層に多結晶シリコン膜２１１を形成し、この多結晶シリコン膜２１１にはＰＭＯＳＦＥＴの形成領域にのみＮイオンを注入し、さらに注入したＮイオンを多結晶シリコン膜２１１からＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａに拡散することで、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａ中にのみ正の固定電荷を誘起させることができ、第３の実施形態のＣＭＯＳＦＥＴが製造可能となる。
【００３１】
この第３の実施形態では、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ａ中に存在する正の固定電荷により、所望のＶｔｈを得るためのチャネル不純物濃度を下げることができる。一方、ＮＭＯＳＦＥＴではゲート絶縁膜１０６Ａ中に固定電荷が存在しないため、ＮＭＯＳＦＥＴのチャネル不純物濃度に変化はない。したがって、図１０に示すように、ＰＭＯＳＦＥＴのの同じＶｔｈで比較すると、ＰＭＯＳＦＥＴの動作電流が増加される。一方、ＮＭＯＳＦＥＴには膜中電荷の変化がないため、ＮＭＯＳＦＥＴは所定の動作電流となる。これにより、ＰＭＯＳＦＥＴの動作電流が増加した分だけ、ＣＭＯＳＦＥＴのトータルの動作電流が増加し、ＣＭＯＳＦＥＴの駆動性能が向上されることになる。
【００３２】
次に、本発明の第４の実施形態について説明する。第４の実施形態のＣＭＯＳＦＥＴの断面構造も、ゲート絶縁膜の構造が図１に示した第１の実施形態と異なるのみであり、他の部分は同様な構成であるので、図１を参照すると、この第４の実施形態において図１と異なる構成は、シリコン酸化膜で構成されているＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲート絶縁膜のうち、ＮＭＯＳＦＥＴの前記ゲート絶縁膜中にのみ、負の固定電荷を存在させていることである。また、ＰＭＯＳＦＥＴのゲート絶縁膜中には、正または負の固定電荷は存在していない。したがって、各ＭＯＳＦＥＴのゲート絶縁膜の符号を１０５Ｂ，１０６Ｂとする。
【００３３】
前記第４の実施形態のＣＭＯＳＦＥＴの製造方法を説明する。先ず、図１１（ａ）のように、シリコン基板１０１の表面を選択酸化したシリコン酸化膜により素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。そして、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳＦＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウェル１０４を形成する。次いで、前記シリコン基板１０１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００℃、６０秒の酸化処理を行って各ＭＯＳＦＥＴの形成領域の表面に厚さ２０Ａのシリコン酸化膜からなるゲート絶縁膜１０５Ｂ，１０６Ｂを形成する。
【００３４】
次いで、図１１（ｂ）のように、ＬＰＣＶＤ法により多結晶シリコン膜２２１を１５００Ａ程度の厚さに成長する。さらに、図１１（ｃ）のように、ＰＭＯＳ領域に所要の厚さのフォトレジスト２２２を選択的に形成する。そして、前記フォトレジスト２２２をマスクにして、ＮＭＯＳＦＥＴの形成領域の前記多結晶シリコン膜２２１にのみＦ（フッ素）イオンをイオン注入する。このイオン注入は、例えば、１０〜３０ｋｅＶ、０．５〜１×１０14／ｃｍ2 である。次いで、第３の実施形態の図９（ａ）と同様にアニールを行う。なお、以降は符号を図１１の符号に基づいて読み換える。このアニールは、Ｎ２ ガス雰囲気で９００℃、１０分のアニールを行い、Ｆイオンを多結晶シリコン膜２２１に拡散し、さらにゲート絶縁膜１０６Ｂ中に拡散する。これにより、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｂ中にはＦイオンの拡散に伴い負の固定電荷が誘起される。次いで、図９（ｂ）において、前記多結晶シリコン膜２２１をフォトリソグラフィ技術によりパターニングし、各ＭＯＳＦＥＴのそれぞれのゲート電極１０７，１０８を形成する。
【００３５】
次いで、第１の実施形態の図５および図６と同様に、図５（ａ）において、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０２で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ領域１１２を形成する。次いで今度は、図５（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 をイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面にシリコン酸化膜２０４を１００Ａの厚さに形成し、さらに図５（ｄ）のように、シリコン酸化膜２０４を異方性エッチングして前記ゲート電極１０７，１０８の側面にのみ残し、サイドウォール１０９，１１０を形成する。そして、図６（ａ）のように、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０５で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソース・ドレイン領域１１４を形成する。次いで今度は、図６（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形成領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域１１３を形成する。なお、前記ＬＤＤ領域１１１，１１２及びソース・ドレイン領域１１３，１１４の各イオン注入の条件は第１の実施形態と同様である。しかる後、図６（ｃ）のように、活性化アニールを行い、前記各イオン注入した不純物を活性化する。次いで、図６（ｄ）のように、全面に層間絶縁膜１１５を形成する。その後は前記各実施形態と同様であり、図１のようにＣＭＯＳＦＥＴを製造する。
【００３６】
以上のように、シリコン酸化膜でゲート絶縁膜１０５Ｂ，１０６Ｂを形成した後、上層に多結晶シリコン膜２２１を形成し、この多結晶シリコン膜２２１にはＮＭＯＳＦＥＴ領域にのみＦイオンを注入し、さらに注入したＦイオンを多結晶シリコン膜２２１からゲート絶縁膜１０６Ｂに拡散することで、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｂ中にのみ負の固定電荷を誘起させることができ、第４の実施形態のＣＭＯＳＦＥＴが製造可能となる。
【００３７】
この第４の実施形態では、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｂ中に存在する負の固定電荷により、所望のＶｔｈを得るためのチャネル不純物濃度を下げることができる。一方、ＰＭＯＳＦＥＴではゲート絶縁膜１０５Ｂ中に固定電荷が存在しないため、ＰＭＯＳＦＥＴのチャネル不純物濃度に変化はない。したがって、図１２に示すように、ＮＭＯＳＦＥＴの同じＶｔｈで比較すると、ＮＭＯＳＦＥＴの動作電流が増加される。一方、ＮＭＯＳＦＥＴは膜中電荷の変化がないため、ＰＭＯＳＦＥＴは所定の動作電流となる。これにより、ＮＭＯＳＦＥＴの動作電流が増加した分だけ、ＣＭＯＳＦＥＴのトータルの動作電流が増加し、ＣＭＯＳＦＥＴの駆動性能が向上されることになる。
【００３８】
次に、本発明の第５の実施形態について説明する。第５の実施形態のＣＭＯＳＦＥＴの断面構造は図１に示した第１の実施形態とゲート絶縁膜が異なるのみであり他の部分は同様な構成であるので、図１を参照すると、この第５の実施形態において図１と異なる構成は、シリコン酸化膜で構成されているＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲート絶縁膜では、ＰＭＯＳＦＥＴのゲート絶縁膜中に正の固定電荷を存在させる一方、ＮＭＯＳＦＥＴのゲート絶縁膜中に負の固定電荷を存在させていることである。したがって、各ＭＯＳＦＥＴのゲート絶縁膜の符号を１０５Ｃ，１０６Ｃとする。
【００３９】
前記第５の実施形態のＣＭＯＳＦＥＴの製造方法を説明する。先ず、図１３（ａ）のように、シリコン基板１０１の表面を選択酸化したシリコン酸化膜により素子分離絶縁膜１０２を形成し、ＰＭＯＳＦＥＴの形成領域とＮＭＯＳＦＥＴの形成領域を区画形成する。そして、ＰＭＯＳＦＥＴの形成領域にはＰ、Ａｓ等のＮ型不純物を導入してＮウェル１０３を形成し、ＮＭＯＳＦＥＴの形成領域にはＢ等のＰ型不純物を導入してＰウェル１０４を形成する。次いで、前記シリコン基板１０１の表面を清浄化した後、Ｏ2 ガス雰囲気での９００℃、６０秒の酸化処理を行って各ＭＯＳＦＥＴの形成領域の表面に厚さ２０Ａのシリコン酸化膜からなるゲート絶縁膜１０５Ｃ，１０６Ｃを形成する。
【００４０】
次いで、図１３（ｂ）のように、ＬＰＣＶＤ法により多結晶シリコン膜２３１を１５００Ａ程度の厚さに成長する。そして、図１３（ｃ）のように、ＰＭＯＳＦＥＴの形成領域に所要の厚さのフォトレジスト２３２を選択的に形成する。そして、前記フォトレジスト２３２をマスクにして、ＮＭＯＳＦＥＴの形成領域の前記多結晶シリコン膜２３１にのみＦイオンをイオン注入する。このイオン注入は、例えば、１０〜３０ｋｅＶ、０．５〜１×１０14／ｃｍ2 である。次いで、図１３（ｄ）のように、ＮＭＯＳＦＥＴの形成領域に所要の厚さのフォトレジスト２３３を選択的に形成する。そして、前記フォトレジスト２３３をマスクにして、ＰＭＯＳＦＥＴの形成領域の前記多結晶シリコン膜２３１にのみＮイオンをイオン注入する。このイオン注入は、例えば、１０〜３０ｋｅＶ、０．５〜１×１０15／ｃｍ2 である。
【００４１】
次いで、第３の実施形態の図９（ａ）と同様にアニールを行う。なお、以降は符号を図１３の符号に基づいて読み換える。このアニールでは、Ｎ2 ガス雰囲気で９００℃、１０分のアニールを行い、ＮＭＯＳＦＥＴの形成領域ではＦイオンを前記多結晶シリコン膜２３１に拡散し、ＰＭＯＳＦＥＴの形成領域ではＮイオンを同じく前記多結晶シリコン膜２３１に拡散する。さらに、前記各多結晶シリコン膜２３１からそれぞれのゲート絶縁膜１０５Ｃ，１０６Ｃ中にＦイオン、Ｎイオンをそれぞれ拡散する。これにより、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｃ中にはＦイオンの拡散に伴い負の固定電荷が誘起され、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ｃ中にはＮイオンの拡散に伴い正の固定電荷が誘起される。次いで、図９（ｂ）のように、前記多結晶シリコン膜２３１をフォトリソグラフィ技術によりパターニングし、各ＭＯＳＦＥＴの形成領域にゲート電極１０７，１０８を形成する。
【００４２】
そして、第１の実施形態の図５および図６と同様に、図５（ａ）において、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０２で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ＬＤＤ領域１１２を形成する。次いで今度は、図５（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０３で覆った状態でＰＭＯＳＦＥＴの形成領域にＢＦ2 をイオン注入し、Ｐ型ＬＤＤ領域１１１を形成する。次いで、図５（ｃ）のように、ＬＰＣＶＤ法により全面にシリコン酸化膜２０４を１００Ａの厚さに形成し、図５（ｄ）のように、前記シリコン酸化膜２０４を異方性エッチングして前記ゲート電極１０７，１０８の側面にのみ残し、サイドウォール１０９，１１０を形成する。そして、図６（ａ）のように、前記ＰＭＯＳＦＥＴの形成領域をフォトレジスト２０５で覆った状態でＮＭＯＳＦＥＴの形成領域にＡｓをイオン注入し、Ｎ型ソース・ドレイン領域１１４を形成する。次いで今度は、図６（ｂ）のように、前記ＮＭＯＳＦＥＴの形成領域をフォトレジスト２０６で覆った状態でＰＭＯＳＦＥＴの形成領域にＢをイオン注入し、Ｐ型ソース・ドレイン領域１１３を形成する。なお、前記ＬＤＤ領域１１１，１１２及びソース・ドレイン領域１１３，１１４の各イオン注入の条件は第１の実施形態と同様である。しかる後、図６（ｃ）のように、活性化アニールを行い、前記各イオン注入した不純物を活性化する。その後、図６（ｄ）のように、全面に層間絶縁膜１１５を形成する。その後、前記各実施形態と同様に図１のＣＭＯＳＦＥＴを製造する。
【００４３】
以上のように、シリコン酸化膜でゲート絶縁膜１０５Ｃ，１０６Ｃを形成した後、上層に多結晶シリコン膜２３１を形成し、この多結晶シリコン膜２３１にはＮＭＯＳＦＥＴ領域ではＦイオンを注入し、ＰＭＯＳＦＥＴ領域ではＮイオンを注入し、さらに注入したＦイオンとＮイオンをそれぞれ多結晶シリコン膜２３１からゲート絶縁膜１０６Ｃ，１０５Ｃに拡散することで、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｃ中に負の固定電荷を誘起させ、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ｃ中に正の固定電荷を誘起させることができ、第５の実施形態のＣＭＯＳＦＥＴが製造可能となる。
【００４４】
この第５の実施形態では、ＰＭＯＳＦＥＴのゲート絶縁膜１０５Ｃ中に存在する正の固定電荷により、所望のＶｔｈを得るためのチャネル不純物濃度を下げることができる。一方、ＮＭＯＳＦＥＴのゲート絶縁膜１０６Ｃ中に存在する負の固定電荷により、所望のＶｔｈを得るためのチャネル不純物濃度を下げることができる。したがって、図１４に示すように、ＰＭＯＳＦＥＴの同じＶｔｈで比較すると、ＰＭＯＳＦＥＴの動作電流が増加される。一方、ＮＭＯＳＦＥＴの同じＶｔｈで比較すると、ＮＭＯＳＦＥＴの動作電流が増加される。これにより、ＰＭＯＳＦＥＴの動作電流とＮＭＯＳＦＥＴの動作電流が共に増加することになり、ＣＭＯＳＦＥＴのトータルの動作電流が大幅に増加し、ＣＭＯＳＦＥＴの駆動性能が向上されることになる。
【００４５】
なお、前記第３の実施形態及び第５の実施形態では、ＰＭＯＳＦＥＴのゲート絶縁膜中にＮイオンを拡散して正の固定電荷を誘起しているので、拡散したＮイオンにより、ＰＭＯＳＦＥＴで問題となるゲート電極からのボロン拡散を防止し、いわゆるボロンの突き抜け現象を防止することも可能になる。
【００４６】
なお、図１５は、チャネル不純物濃度を一定としたときの、膜中電荷量とＶｔｈ変化量と膜厚の関係を示したものである。本発明の膜中電荷量は、概ね１Ｅ−８〜１Ｅ−６Ｃ／ｃｍ2 の範囲であることを示している。
【００４７】
【発明の効果】
以上説明したように本発明は、ＣＭＯＳＦＥＴを構成するＰＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の電荷量が、ＮＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の３〜４倍の構成とすることで、ＰＭＯＳＦＥＴのゲート絶縁膜中に存在する正の固定電荷によって、正の固定電荷が導入されていないゲート絶縁膜を用いた時と比較して、ゲート絶縁膜中の固定電荷量の違いによるしきい値電圧の変動を相殺するためにＰＭＯＳＦＥＴのチャネル不純物濃度を減らすことができ、動作電流を増大することができる。一方、ＮＭＯＳＦＥＴにおいては、ゲート絶縁膜中に存在する正の固定電荷によって、正の固定電荷が導入されていないゲート絶縁膜を用いた時と比較して、ゲート絶縁膜中の固定電荷量の違いによるしきい値電圧の変動を相殺するためにＮＭＯＳＦＥＴのチャネル不純物濃度を高くすることになり、動作電流を減少することができる。しかしながら、ＰＭＯＳＦＥＴの動作電流の増加の程度は、ＮＭＯＳＦＥＴの動作電流の減少の程度よりも数倍大きいため、結果としてＣＭＯＳＦＥＴのトータルの動作電流は増加し、ＣＭＯＳＦＥＴの駆動性能を向上することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の断面図である。
【図２】第１の実施形態のゲート絶縁膜のＶｔｈを従来例と比較して示す図である。
【図３】第１の実施形態におけるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図４】第１の実施形態の製造方法を工程順に示す断面図のその１である。
【図５】第１の実施形態の製造方法を工程順に示す断面図のその２である。
【図６】第１の実施形態の製造方法を工程順に示す断面図のその３である。
【図７】第２の実施形態におけるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図８】第３の実施形態の製造方法の工程一部を工程順に示す断面図のその１である。
【図９】第３の実施形態の製造方法の工程一部を工程順に示す断面図のその２である。
【図１０】第３の実施形態におけるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図１１】第４の実施形態の製造方法の工程一部を工程順に示す断面図である。
【図１２】第４の実施形態におけるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図１３】第５の実施形態の製造方法の工程一部を工程順に示す断面図である。
【図１４】第５の実施形態におけるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各Ｖｔｈを示す図である。
【図１５】ゲート絶縁膜中の固定電荷の電荷量によるＶｔｈの変動量を示す図である。
【図１６】本発明の半導体装置が適用されるＣＭＯＳ回路の一例である。
【符号の説明】
１０１ シリコン基板
１０２ 素子分離絶縁膜
１０３ Ｎウェル
１０４ Ｐウェル
１０５，１０５Ａ〜１０５Ｃ ＰＭＯＳＦＥＴのゲート絶縁膜
１０６，１０６Ａ〜１０６Ｃ ＮＭＯＳＦＥＴのゲート絶縁膜
１０７，１０８ ゲート電極
１０９，１１０ サイドウォール
１１１ Ｐ型ＬＤＤ領域
１１２ Ｎ型ＬＤＤ領域
１１３ Ｐ型ソース・ドレイン領域
１１４ Ｎ型ソース・ドレイン領域
２０１ 多結晶シリコン膜
２０２，２０３ フォトレジスト
２０４ シリコン酸化膜
２０５，２０６ フォトレジスト
２１１ 多結晶シリコン膜
２１２ フォトレジスト
２２１ 多結晶シリコン膜
２２２ フォトレジスト
２３１ 多結晶シリコン膜
２３２，２３３ フォトレジスト
Claims (2)
- ＰＭＯＳＦＥＴ（Ｐチャネル型ＭＯＳ電界効果トランジスタ）とＮＭＯＳＦＥＴ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）とで構成されるＣＭＯＳＦＥＴ（相補型ＭＯＳ電界効果トランジスタ）を備える半導体装置であって、前記ＰＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の電荷量が、前記ＮＭＯＳＦＥＴのゲート絶縁膜中に含まれる正の固定電荷の電荷量の３〜４倍であり、前記ＮＭＯＳＦＥＴでは、前記正の固定電荷が導入されていないゲート絶縁膜を用いた時と比較して、ゲート絶縁膜中の固定電荷量の違いによるしきい値電圧の変動を相殺するためにチャネル不純物量を増加させ、かつ、前記ＰＭＯＳＦＥＴでは、前記正の固定電荷が導入されていないゲート絶縁膜を用いた時と比較して、ゲート絶縁膜中の固定電荷量の違いによるしきい値電圧の変動を相殺するためにチャネル不純物量を減少させる、ことを特徴とする半導体装置。
- 前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの前記各ゲート絶縁膜はシリコン酸窒化膜であることを特徴とする請求項１に記載の半導体装置。
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