JP3386863B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に関し、特に、スタティックメモリや液晶デ
ィスプレイに用いられる薄膜トランジスタ及びその製造
方法に関するものである。
の製造方法に関し、特に、スタティックメモリや液晶デ
ィスプレイに用いられる薄膜トランジスタ及びその製造
方法に関するものである。
【０００２】
【従来の技術】薄膜トランジスタは、スタティックメモ
リの負荷トランジスタとして、あるいは、液晶ディスプ
レイの制御用トランジスタとして用いられる。薄膜トラ
ンジスタにはＰ型のチャネルを持つものとＮ型のチャネ
ルを持つものとが存在するが、ここでは便宜上Ｐ型チャ
ネルを持つものについて記述する。図２０は、従来の薄
膜トランジスタを示す断面構造図である。図２０におい
て、１は基板、２は前記基板１上に形成されるシリコン
酸化膜である。３はポリシリコンからなるゲート電極で
あり、前記シリコン酸化膜２上に選択的に形成される。
４はシリコン酸化膜からなるゲート絶縁膜であり、前記
基板１及び前記ゲート電極３上に形成される。５は前記
ゲート絶縁膜上に形成されるポリシリコン膜であり、該
ポリシリコン膜５中にはＮ型にドープされたチャネル領
域５ａ、Ｐ型にドープされたソース領域５ｂ及びＰ型に
ドープされたドレイン領域５ｃが形成される。また、Ａ
はゲート電極３に負電圧を印加した時に形成されるＰ型
反転層を示し、Ｂはドレイン領域５ｃの端部であるドレ
イン端を示す。
リの負荷トランジスタとして、あるいは、液晶ディスプ
レイの制御用トランジスタとして用いられる。薄膜トラ
ンジスタにはＰ型のチャネルを持つものとＮ型のチャネ
ルを持つものとが存在するが、ここでは便宜上Ｐ型チャ
ネルを持つものについて記述する。図２０は、従来の薄
膜トランジスタを示す断面構造図である。図２０におい
て、１は基板、２は前記基板１上に形成されるシリコン
酸化膜である。３はポリシリコンからなるゲート電極で
あり、前記シリコン酸化膜２上に選択的に形成される。
４はシリコン酸化膜からなるゲート絶縁膜であり、前記
基板１及び前記ゲート電極３上に形成される。５は前記
ゲート絶縁膜上に形成されるポリシリコン膜であり、該
ポリシリコン膜５中にはＮ型にドープされたチャネル領
域５ａ、Ｐ型にドープされたソース領域５ｂ及びＰ型に
ドープされたドレイン領域５ｃが形成される。また、Ａ
はゲート電極３に負電圧を印加した時に形成されるＰ型
反転層を示し、Ｂはドレイン領域５ｃの端部であるドレ
イン端を示す。
【０００３】次に図２０に示す薄膜トランジスタの動作
について説明する。ドレイン領域５ｃに負の電圧を印加
した状態でゲート電極３にゼロから負の電圧を印加して
いくと、チャネル領域５ａの下側にＰ型反転層Ａが形成
され、ソース領域５ｂからドレイン領域５ｃへと電流が
流れ始める。つまり、ゲート電圧によって、ドレイン電
流を制御することができる。このような構造の薄膜トラ
ンジスタでは、ゲート電極３が負電圧の状態（以下、オ
ン状態と称す。）では問題がないが、ゲート電圧がゼロ
電圧の状態（以下、オフ状態と称す。）で問題が発生す
る。オフ状態では本来ドレイン電流は流れないはずであ
るが、ドレイン電圧とゲート電圧が加わるドレイン端Ｂ
ではその電位差によって発生する電界のためにポリシリ
コン膜５中の欠陥を介して生成電流が流れ、これがドレ
イン電流となってしまう。つまり、ポリシリコン膜５中
には、単結晶膜とは異なり多くの結晶欠陥が存在するた
め、電界が加わると該結晶欠陥からキャリアが放出さ
れ、生成電流が発生する。
について説明する。ドレイン領域５ｃに負の電圧を印加
した状態でゲート電極３にゼロから負の電圧を印加して
いくと、チャネル領域５ａの下側にＰ型反転層Ａが形成
され、ソース領域５ｂからドレイン領域５ｃへと電流が
流れ始める。つまり、ゲート電圧によって、ドレイン電
流を制御することができる。このような構造の薄膜トラ
ンジスタでは、ゲート電極３が負電圧の状態（以下、オ
ン状態と称す。）では問題がないが、ゲート電圧がゼロ
電圧の状態（以下、オフ状態と称す。）で問題が発生す
る。オフ状態では本来ドレイン電流は流れないはずであ
るが、ドレイン電圧とゲート電圧が加わるドレイン端Ｂ
ではその電位差によって発生する電界のためにポリシリ
コン膜５中の欠陥を介して生成電流が流れ、これがドレ
イン電流となってしまう。つまり、ポリシリコン膜５中
には、単結晶膜とは異なり多くの結晶欠陥が存在するた
め、電界が加わると該結晶欠陥からキャリアが放出さ
れ、生成電流が発生する。
【０００４】そこで、上述のようなオフ状態で流れる電
流（以下、オフ電流と称す。）を低減するためにオフセ
ット構造を用いた薄膜トランジスタがある。図２１は、
例えば日経マイクロデバイス１９８８年９月号１２３頁
に記載された従来の薄膜トランジスタを示す断面構造図
である。図２１において、１〜５、Ａ、Ｂは従来図２０
と同一あるいは相当するものを示す。但し、図２０と異
なりドレイン領域５ｃはゲート電極３から離れた位置に
形成される。５ｄはドレイン領域５ｃをゲート電極３か
ら離すことにより形成されたオフセット領域である。該
オフセット領域５ｄによって、ドレイン領域５ｃとチャ
ネル領域５ａは０．１μｍ〜０．５μｍ程度の隔たりを
有することになる。
流（以下、オフ電流と称す。）を低減するためにオフセ
ット構造を用いた薄膜トランジスタがある。図２１は、
例えば日経マイクロデバイス１９８８年９月号１２３頁
に記載された従来の薄膜トランジスタを示す断面構造図
である。図２１において、１〜５、Ａ、Ｂは従来図２０
と同一あるいは相当するものを示す。但し、図２０と異
なりドレイン領域５ｃはゲート電極３から離れた位置に
形成される。５ｄはドレイン領域５ｃをゲート電極３か
ら離すことにより形成されたオフセット領域である。該
オフセット領域５ｄによって、ドレイン領域５ｃとチャ
ネル領域５ａは０．１μｍ〜０．５μｍ程度の隔たりを
有することになる。
【０００５】次にオフセット領域５ｄの働きについて説
明する。オフセット領域５ｄを設けると、ドレイン領域
５ｃとゲート電極３が離れるため、オフ状態の時にドレ
イン端Ｂに加わる電界が弱まりオフ電流を低減すること
が可能となる。
明する。オフセット領域５ｄを設けると、ドレイン領域
５ｃとゲート電極３が離れるため、オフ状態の時にドレ
イン端Ｂに加わる電界が弱まりオフ電流を低減すること
が可能となる。
【０００６】
【発明が解決しようとする課題】従来のオフセット構造
を用いた薄膜トランジスタは以上のように構成されてい
るので、オン状態の時には、図２１に示すようにＰ型反
転層Ａがドレイン領域５ｃまで形成されず、オフセット
領域５ｄはＮ型のままなので、オフセット領域６が抵抗
となりオン状態で流れる電流（以下、オン電流と称
す。）を減少させてしまう。つまり、従来の薄膜トラン
ジスタにおいては、オフ電流は低減できるが、同時にオ
ン電流も減少させてしまうという問題点があった。
を用いた薄膜トランジスタは以上のように構成されてい
るので、オン状態の時には、図２１に示すようにＰ型反
転層Ａがドレイン領域５ｃまで形成されず、オフセット
領域５ｄはＮ型のままなので、オフセット領域６が抵抗
となりオン状態で流れる電流（以下、オン電流と称
す。）を減少させてしまう。つまり、従来の薄膜トラン
ジスタにおいては、オフ電流は低減できるが、同時にオ
ン電流も減少させてしまうという問題点があった。
【０００７】本発明は上記のような問題点を解消するた
めになされたもので、オン電流を減少させずにオフ電流
を低減できる薄膜トランジスタを得ることを目的として
おり、さらにこの薄膜トランジスタに適した製造方法を
供給することを目的とする。
めになされたもので、オン電流を減少させずにオフ電流
を低減できる薄膜トランジスタを得ることを目的として
おり、さらにこの薄膜トランジスタに適した製造方法を
供給することを目的とする。
【０００８】
【課題を解決するための手段】本発明の一の局面に従う
薄膜トランジスタは、活性層と、第１の絶縁膜と、ゲー
ト電極と、第２の絶縁膜とを備えている。活性層は、Ｐ
型のソース領域とＰ型のドレイン領域とがチャネル領域
とＮ型のオフセット領域とを挟むように形成され、かつ
チャネル領域とドレイン領域との間にオフセット領域が
位置するものである。第１の絶縁膜は、その活性層の一
方の面上に形成されている。ゲート電極は、第１の絶縁
膜を介してチャネル領域と対向する位置に形成されてい
る。第２の絶縁膜は、第１の絶縁膜を介してオフセット
領域と対向する位置に形成され、不純物を含むことによ
って負の電荷を形成している。
薄膜トランジスタは、活性層と、第１の絶縁膜と、ゲー
ト電極と、第２の絶縁膜とを備えている。活性層は、Ｐ
型のソース領域とＰ型のドレイン領域とがチャネル領域
とＮ型のオフセット領域とを挟むように形成され、かつ
チャネル領域とドレイン領域との間にオフセット領域が
位置するものである。第１の絶縁膜は、その活性層の一
方の面上に形成されている。ゲート電極は、第１の絶縁
膜を介してチャネル領域と対向する位置に形成されてい
る。第２の絶縁膜は、第１の絶縁膜を介してオフセット
領域と対向する位置に形成され、不純物を含むことによ
って負の電荷を形成している。
【０００９】本発明の他の局面に従う薄膜トランジスタ
は、活性層と、第１の絶縁膜と、ゲート電極と、第２の
絶縁膜とを備えている。活性層は、Ｎ型のソース領域と
Ｎ型のドレイン領域とがチャネル領域とＰ型のオフセッ
ト領域とを挟むように形成され、かつチャネル領域とド
レイン領域との間にオフセット領域が位置するものであ
る。第１の絶縁膜は、その活性層の一方の面上に形成さ
れている。ゲート電極は、第１の絶縁膜を介してチャネ
ル領域と対向する位置に形成されている。第２の絶縁膜
は、第１の絶縁膜を介してオフセット領域と対向する位
置に形成され、不純物を含むことによって正の電荷を形
成している。
は、活性層と、第１の絶縁膜と、ゲート電極と、第２の
絶縁膜とを備えている。活性層は、Ｎ型のソース領域と
Ｎ型のドレイン領域とがチャネル領域とＰ型のオフセッ
ト領域とを挟むように形成され、かつチャネル領域とド
レイン領域との間にオフセット領域が位置するものであ
る。第１の絶縁膜は、その活性層の一方の面上に形成さ
れている。ゲート電極は、第１の絶縁膜を介してチャネ
ル領域と対向する位置に形成されている。第２の絶縁膜
は、第１の絶縁膜を介してオフセット領域と対向する位
置に形成され、不純物を含むことによって正の電荷を形
成している。
【００１０】本発明のさらに他の局面に従う薄膜トラン
ジスタは、活性層と、第１の絶縁膜と、ゲート電極と、
第２の絶縁膜とを備えている。活性層は、Ｐ型のソース
領域とＰ型のドレイン領域とがチャネル領域とオフセッ
ト領域とを挟むように形成され、かつチャネル領域とド
レイン領域との間にオフセット領域が位置するものであ
る。第１の絶縁膜は、活性層の第１の面側に形成されて
いる。ゲート電極は、第１の絶縁膜を介してチャネル領
域と対向する位置に形成されている。第２の絶縁膜は、
活性層の第２の面側のオフセット領域と対向する位置に
形成され、不純物を含むことによって負の電荷を形成し
ている。
ジスタは、活性層と、第１の絶縁膜と、ゲート電極と、
第２の絶縁膜とを備えている。活性層は、Ｐ型のソース
領域とＰ型のドレイン領域とがチャネル領域とオフセッ
ト領域とを挟むように形成され、かつチャネル領域とド
レイン領域との間にオフセット領域が位置するものであ
る。第１の絶縁膜は、活性層の第１の面側に形成されて
いる。ゲート電極は、第１の絶縁膜を介してチャネル領
域と対向する位置に形成されている。第２の絶縁膜は、
活性層の第２の面側のオフセット領域と対向する位置に
形成され、不純物を含むことによって負の電荷を形成し
ている。
【００１１】本発明のさらに他の局面に従う薄膜トラン
ジスタは、活性層と、第１の絶縁膜と、ゲート電極と、
第２の絶縁膜とを備えている。活性層は、Ｎ型のソース
領域とＮ型のドレイン領域とがチャネル領域とオフセッ
ト領域とを挟むように形成され、かつチャネル領域とド
レイン領域との間にオフセット領域が位置するものであ
る。第１の絶縁膜は、活性層の第１の面側に形成されて
いる。ゲート電極は、第１の絶縁膜を介してチャネル領
域と対向する位置に形成されている。第２の絶縁膜は、
活性層の第２の面側のオフセット領域と対向する位置に
形成され、不純物を含むことによって正の電荷を形成し
ている。
ジスタは、活性層と、第１の絶縁膜と、ゲート電極と、
第２の絶縁膜とを備えている。活性層は、Ｎ型のソース
領域とＮ型のドレイン領域とがチャネル領域とオフセッ
ト領域とを挟むように形成され、かつチャネル領域とド
レイン領域との間にオフセット領域が位置するものであ
る。第１の絶縁膜は、活性層の第１の面側に形成されて
いる。ゲート電極は、第１の絶縁膜を介してチャネル領
域と対向する位置に形成されている。第２の絶縁膜は、
活性層の第２の面側のオフセット領域と対向する位置に
形成され、不純物を含むことによって正の電荷を形成し
ている。
【００１２】本発明のさらに他の局面に従う薄膜トラン
ジスタは、活性層と、絶縁膜と、ゲート電極と、制御電
極と、導電体の第１及び第２のサイドウォール膜とを備
えている。活性層は、ソース領域とドレイン領域とがチ
ャネル領域とオフセット領域とを挟むように形成され、
かつチャネル領域とドレイン領域との間にオフセット領
域が位置するものである。絶縁膜は、活性層の一方の面
上に形成されている。ゲート電極は、絶縁膜を介してチ
ャネル領域と対向する位置に形成されている。制御電極
は、絶縁膜を介してオフセット領域と対向する位置に形
成され、ドレイン領域と接続されている。ゲート電極の
側壁と制御電極の側壁とは絶縁膜を介して対向してお
り、導電体の第１のサイドウォール膜はゲート電極の側
壁を覆っており、導電体の第２のサイドウォール膜は制
御電極の側壁を覆っている。
ジスタは、活性層と、絶縁膜と、ゲート電極と、制御電
極と、導電体の第１及び第２のサイドウォール膜とを備
えている。活性層は、ソース領域とドレイン領域とがチ
ャネル領域とオフセット領域とを挟むように形成され、
かつチャネル領域とドレイン領域との間にオフセット領
域が位置するものである。絶縁膜は、活性層の一方の面
上に形成されている。ゲート電極は、絶縁膜を介してチ
ャネル領域と対向する位置に形成されている。制御電極
は、絶縁膜を介してオフセット領域と対向する位置に形
成され、ドレイン領域と接続されている。ゲート電極の
側壁と制御電極の側壁とは絶縁膜を介して対向してお
り、導電体の第１のサイドウォール膜はゲート電極の側
壁を覆っており、導電体の第２のサイドウォール膜は制
御電極の側壁を覆っている。
【００１３】本発明のさらに他の局面に従う薄膜トラン
ジスタは、活性層と、絶縁膜と、ゲート電極とを備えて
いる。活性層は、第１導電型であり、ソース領域とドレ
イン領域とがチャネル領域とオフセット領域とを挟むよ
うに形成され、かつチャネル領域とドレイン領域との間
にオフセット領域が位置するものである。絶縁膜は、活
性層の一方の面上に形成されている。ゲート電極は、絶
縁膜を介してチャネル領域と対向する位置に形成されて
いる。絶縁膜中に閾値電圧をエンハンスメント型にする
だけの電荷が含まれており、ソース領域とドレイン領域
とチャネル領域とオフセット領域とが互いに同一導電型
である。
ジスタは、活性層と、絶縁膜と、ゲート電極とを備えて
いる。活性層は、第１導電型であり、ソース領域とドレ
イン領域とがチャネル領域とオフセット領域とを挟むよ
うに形成され、かつチャネル領域とドレイン領域との間
にオフセット領域が位置するものである。絶縁膜は、活
性層の一方の面上に形成されている。ゲート電極は、絶
縁膜を介してチャネル領域と対向する位置に形成されて
いる。絶縁膜中に閾値電圧をエンハンスメント型にする
だけの電荷が含まれており、ソース領域とドレイン領域
とチャネル領域とオフセット領域とが互いに同一導電型
である。
【００１４】本発明のさらに他の局面に従う薄膜トラン
ジスタは、活性層と、絶縁膜と、ゲート電極とを備えて
いる。活性層は、ソース領域とドレイン領域とがチャネ
ル領域とオフセット領域とを挟むように形成され、かつ
チャネル領域とドレイン領域との間にオフセット領域が
位置するものである。絶縁膜は、活性層の一方の面上に
形成されている。ゲート電極は、絶縁膜を介してチャネ
ル領域と対向する位置に形成されている。ソース領域お
よびドレイン領域はチャネル領域と逆導電型であり、ゲ
ート電極のゲート幅方向でのドレイン領域とオフセット
領域との接合幅はチャネル領域の幅よりも狭い。
ジスタは、活性層と、絶縁膜と、ゲート電極とを備えて
いる。活性層は、ソース領域とドレイン領域とがチャネ
ル領域とオフセット領域とを挟むように形成され、かつ
チャネル領域とドレイン領域との間にオフセット領域が
位置するものである。絶縁膜は、活性層の一方の面上に
形成されている。ゲート電極は、絶縁膜を介してチャネ
ル領域と対向する位置に形成されている。ソース領域お
よびドレイン領域はチャネル領域と逆導電型であり、ゲ
ート電極のゲート幅方向でのドレイン領域とオフセット
領域との接合幅はチャネル領域の幅よりも狭い。
【００１５】本発明の一の局面に従う薄膜トランジスタ
の製造方法は、Ｐ型のソース領域とＰ型のドレイン領域
とがチャネル領域とＮ型のオフセット領域とを挟むよう
に形成され、かつチャネル領域とドレイン領域との間に
オフセット領域が位置する活性層と、その活性層の一方
の面上に形成された第１の絶縁膜と、その第１の絶縁膜
を介してチャネル領域と対向する位置に形成されたゲー
ト電極と、第１の絶縁膜を介してオフセット領域と対向
する位置に形成された第２の絶縁膜とを有する薄膜トラ
ンジスタの製造方法において、第２の絶縁膜中にフッ素
をイオン注入する工程を備えたことを特徴とするもので
ある。
の製造方法は、Ｐ型のソース領域とＰ型のドレイン領域
とがチャネル領域とＮ型のオフセット領域とを挟むよう
に形成され、かつチャネル領域とドレイン領域との間に
オフセット領域が位置する活性層と、その活性層の一方
の面上に形成された第１の絶縁膜と、その第１の絶縁膜
を介してチャネル領域と対向する位置に形成されたゲー
ト電極と、第１の絶縁膜を介してオフセット領域と対向
する位置に形成された第２の絶縁膜とを有する薄膜トラ
ンジスタの製造方法において、第２の絶縁膜中にフッ素
をイオン注入する工程を備えたことを特徴とするもので
ある。
【００１６】本発明の他の局面に従う薄膜トランジスタ
の製造方法は、Ｐ型のソース領域とＰ型のドレイン領域
とがチャネル領域とオフセット領域とを挟むように形成
され、かつチャネル領域とドレイン領域との間にオフセ
ット領域が位置する活性層と、その活性層の一方の面上
に形成された絶縁膜と、その絶縁膜を介してチャネル領
域と対向する位置に形成されたゲート電極とを有する薄
膜トランジスタの製造方法において、オフセット領域及
びチャネル領域をマスクし、絶縁膜中で正の電荷を形成
するイオンをイオンの飛程がゲート電極上の絶縁膜中に
くるように設定して注入する工程と、活性層の全面にソ
ース領域及びドレイン領域と同一導電型を形成する不純
物を注入する工程とを備えたことを特徴とするものであ
る。
の製造方法は、Ｐ型のソース領域とＰ型のドレイン領域
とがチャネル領域とオフセット領域とを挟むように形成
され、かつチャネル領域とドレイン領域との間にオフセ
ット領域が位置する活性層と、その活性層の一方の面上
に形成された絶縁膜と、その絶縁膜を介してチャネル領
域と対向する位置に形成されたゲート電極とを有する薄
膜トランジスタの製造方法において、オフセット領域及
びチャネル領域をマスクし、絶縁膜中で正の電荷を形成
するイオンをイオンの飛程がゲート電極上の絶縁膜中に
くるように設定して注入する工程と、活性層の全面にソ
ース領域及びドレイン領域と同一導電型を形成する不純
物を注入する工程とを備えたことを特徴とするものであ
る。
【００１７】本発明のさらに他の局面に従う薄膜トラン
ジスタの製造方法は、Ｎ型のソース領域とＮ型のドレイ
ン領域とがチャネル領域とオフセット領域とを挟むよう
に形成され、かつチャネル領域とドレイン領域との間に
オフセット領域が位置する活性層と、その活性層の一方
の面上に形成された絶縁膜と、その絶縁膜を介してチャ
ネル領域と対向する位置に形成されたゲート電極とを有
する薄膜トランジスタの製造方法において、オフセット
領域及びチャネル領域をマスクし、絶縁膜中で負の電荷
を形成するイオンをイオンの飛程がゲート電極上の絶縁
膜中にくるように設定して注入する工程と、活性層の全
面にソース領域及びドレイン領域と同一導電型を形成す
る不純物を注入する工程とを備えたことを特徴とするも
のである。
ジスタの製造方法は、Ｎ型のソース領域とＮ型のドレイ
ン領域とがチャネル領域とオフセット領域とを挟むよう
に形成され、かつチャネル領域とドレイン領域との間に
オフセット領域が位置する活性層と、その活性層の一方
の面上に形成された絶縁膜と、その絶縁膜を介してチャ
ネル領域と対向する位置に形成されたゲート電極とを有
する薄膜トランジスタの製造方法において、オフセット
領域及びチャネル領域をマスクし、絶縁膜中で負の電荷
を形成するイオンをイオンの飛程がゲート電極上の絶縁
膜中にくるように設定して注入する工程と、活性層の全
面にソース領域及びドレイン領域と同一導電型を形成す
る不純物を注入する工程とを備えたことを特徴とするも
のである。
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【作用】本発明による薄膜トランジスタにおいて、活性
層のオフセット領域の下あるいは上の絶縁膜中に形成さ
れた電荷は、オフセット領域の電位を持ち上げる。従っ
て、オフセット領域には弱反転層が形成され、オン状態
においてオン電流が増加する。また、オフ状態において
はゲート電圧とドレイン電圧との電位差による電界が緩
和され、オフ電流が低減する。
層のオフセット領域の下あるいは上の絶縁膜中に形成さ
れた電荷は、オフセット領域の電位を持ち上げる。従っ
て、オフセット領域には弱反転層が形成され、オン状態
においてオン電流が増加する。また、オフ状態において
はゲート電圧とドレイン電圧との電位差による電界が緩
和され、オフ電流が低減する。
【００２９】また、本発明による薄膜トランジスタにお
いて、活性層のオフセット領域の下あるいは上に形成さ
れ、ドレイン電極の配線となる制御電極は、ドレイン電
圧により常に一定の電位を保持する。従って、オフセッ
ト領域には弱反転層が形成され、オン状態においてオン
電流が増加する。また、オフ状態においてゲート電圧と
ドレイン電圧との電位差による電界が緩和され、オフ電
流が低減する。
いて、活性層のオフセット領域の下あるいは上に形成さ
れ、ドレイン電極の配線となる制御電極は、ドレイン電
圧により常に一定の電位を保持する。従って、オフセッ
ト領域には弱反転層が形成され、オン状態においてオン
電流が増加する。また、オフ状態においてゲート電圧と
ドレイン電圧との電位差による電界が緩和され、オフ電
流が低減する。
【００３０】また、本発明による薄膜トランジスタにお
いて、活性層のオフセット領域はソース／ドレイン領域
と同一導電型であるため、オフセット領域のキャリアに
対する抵抗が減少され、オン状態においてオン電流が増
加する。また、オフ状態においてゲート電圧とドレイン
電圧との電位差による電界が緩和され、オフ電流が低減
する。また、製造工程数の関係からオフセット領域の導
電型と同一導電型に形成されたチャネル領域は、ディプ
リーション型の閾値電圧を形成するので、ゲート電極材
に活性層との仕事関数差の絶対値が１Ｖよりも大きいも
のを用いることにより、あるいは、ゲート電極上のゲー
ト絶縁膜中に電荷を埋め込むことにより、ディプリーシ
ョン型に形成された閾値電圧をエンハンスメント型の閾
値電圧にもどす。
いて、活性層のオフセット領域はソース／ドレイン領域
と同一導電型であるため、オフセット領域のキャリアに
対する抵抗が減少され、オン状態においてオン電流が増
加する。また、オフ状態においてゲート電圧とドレイン
電圧との電位差による電界が緩和され、オフ電流が低減
する。また、製造工程数の関係からオフセット領域の導
電型と同一導電型に形成されたチャネル領域は、ディプ
リーション型の閾値電圧を形成するので、ゲート電極材
に活性層との仕事関数差の絶対値が１Ｖよりも大きいも
のを用いることにより、あるいは、ゲート電極上のゲー
ト絶縁膜中に電荷を埋め込むことにより、ディプリーシ
ョン型に形成された閾値電圧をエンハンスメント型の閾
値電圧にもどす。
【００３１】また、本発明における薄膜トランジスタに
おいて、ドレイン領域とオフセット領域の接合幅Ｗ’は
チャネル領域の幅Ｗよりも狭いので、ドレイン端の接合
面積（接合幅Ｗ’×活性層の膜厚）に比例するオフ状態
のリーク電流は低減し、チャネル領域の幅Ｗとチャネル
領域の長さＬの比Ｗ／Ｌに比例するオン電流はその減少
を最小限に押さえられる。
おいて、ドレイン領域とオフセット領域の接合幅Ｗ’は
チャネル領域の幅Ｗよりも狭いので、ドレイン端の接合
面積（接合幅Ｗ’×活性層の膜厚）に比例するオフ状態
のリーク電流は低減し、チャネル領域の幅Ｗとチャネル
領域の長さＬの比Ｗ／Ｌに比例するオン電流はその減少
を最小限に押さえられる。
【００３２】
【実施例】実施例１．以下、本発明の一実施例を図面に
ついて説明する。図１は本発明の第１実施例による薄膜
トランジスタを示す断面構造図である。図１において、
１〜５は従来図２１に示すものと同一あるいは相当する
ものを示す。８は少なくともオフセット領域５ｄの下部
のシリコン酸化膜２中に埋め込まれた負の固定電荷であ
る。
ついて説明する。図１は本発明の第１実施例による薄膜
トランジスタを示す断面構造図である。図１において、
１〜５は従来図２１に示すものと同一あるいは相当する
ものを示す。８は少なくともオフセット領域５ｄの下部
のシリコン酸化膜２中に埋め込まれた負の固定電荷であ
る。
【００３３】次に薄膜トランジスタ内に負電荷８を埋め
込む方法について説明する。図２は負電荷８の埋め込み
工程を示す図である。図２において、９はフッ素イオン
（Ｆ+ ）である。ポリシリコン膜５中にＰ型不純物を１
×１０19／ｃｍ3 程度導入することによりソース領域５
ｂ及びドレイン領域５ｃを形成した後に、図２に示すよ
うに、薄膜トランジスタの全上面からフッ素をイオン注
入する。フッ素の注入エネルギーは、フッ素の飛程中心
がオフセット領域５ｄ下のシリコン酸化膜２中にくるよ
うに選ぶ。例えば、ポリシリコン膜５の厚さが４００
Å、ゲート絶縁膜４の厚さが３００Åの場合は、フッ素
の注入エネルギーは約４０ｋｅＶが適当である。また、
フッ素の注入量は１×１０14／ｃｍ2 〜１×１０16／ｃ
ｍ2 の範囲が適当であり、オフセット領域５ｄの電位変
化を引き起こすことができる。フッ素は全面に注入され
るのでゲート電極３にも導入されるが、ゲート電極３は
１×１０20／ｃｍ3 〜１×１０21／ｃｍ3 程度の高濃度
にドープされたＮ型のポリシリコン膜で形成されている
ため、負電荷８が導入されても問題はない。また、ソー
ス領域５ｂ下及びドレイン領域５ｃ下のシリコン酸化膜
２にも負電荷８は導入されるが、ソース領域５ｂ及びド
レイン領域５ｃも１×１０19／ｃｍ3 程度の高濃度にド
ープされたＰ型のポリシリコン膜で形成されているた
め、負電荷８の影響を受けることはない。さらにフッ素
をイオン注入した後、８００℃〜９００℃、３０分程度
の熱処理を施すことにより、注入された不純物を活性化
させる。
込む方法について説明する。図２は負電荷８の埋め込み
工程を示す図である。図２において、９はフッ素イオン
（Ｆ+ ）である。ポリシリコン膜５中にＰ型不純物を１
×１０19／ｃｍ3 程度導入することによりソース領域５
ｂ及びドレイン領域５ｃを形成した後に、図２に示すよ
うに、薄膜トランジスタの全上面からフッ素をイオン注
入する。フッ素の注入エネルギーは、フッ素の飛程中心
がオフセット領域５ｄ下のシリコン酸化膜２中にくるよ
うに選ぶ。例えば、ポリシリコン膜５の厚さが４００
Å、ゲート絶縁膜４の厚さが３００Åの場合は、フッ素
の注入エネルギーは約４０ｋｅＶが適当である。また、
フッ素の注入量は１×１０14／ｃｍ2 〜１×１０16／ｃ
ｍ2 の範囲が適当であり、オフセット領域５ｄの電位変
化を引き起こすことができる。フッ素は全面に注入され
るのでゲート電極３にも導入されるが、ゲート電極３は
１×１０20／ｃｍ3 〜１×１０21／ｃｍ3 程度の高濃度
にドープされたＮ型のポリシリコン膜で形成されている
ため、負電荷８が導入されても問題はない。また、ソー
ス領域５ｂ下及びドレイン領域５ｃ下のシリコン酸化膜
２にも負電荷８は導入されるが、ソース領域５ｂ及びド
レイン領域５ｃも１×１０19／ｃｍ3 程度の高濃度にド
ープされたＰ型のポリシリコン膜で形成されているた
め、負電荷８の影響を受けることはない。さらにフッ素
をイオン注入した後、８００℃〜９００℃、３０分程度
の熱処理を施すことにより、注入された不純物を活性化
させる。
【００３４】フッ素が負電荷を形成することは、発明者
により行われたＭＯＳ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）キャパシタの実験で判明した。
図３は実験に用いられたＭＯＳキャパシタを示す図であ
る。図３において、１０はゲート電極、１１はゲート酸
化膜、１２はＰ型のシリコン基板である。このゲート酸
化膜１１にフッ素を注入した場合とフッ素を注入しない
場合との２通りで、シリコン基板１２を接地し、ゲート
電極１０にゲート電圧ＶG を印加して、ＭＯＳキャパシ
タのゲート電圧ＶG と容量Ｃの関係を示すＣ−Ｖ特性を
調べた。その結果、ゲート酸化膜１１にフッ素を注入し
た場合はフッ素を注入しない場合と比較してフラットバ
ンド電圧ＶFBが正方向にシフトすることが判明した。フ
ラットバンド電圧ＶFBは金属（ゲート電極１０）と半導
体（シリコン基板１２）との仕事関数差ΦMSとゲート酸
化膜１１中の電荷ＱOXによる電位との和であり、次式の
ように示される。 ＶFR＝ΦMS−ＱOX／ＣOX…（１） ここで、ＣOXはゲート酸化膜１１の容量を示す。つま
り、式（１）からフラットバンド電圧ＶFBはゲート酸化
膜１１中の電荷ＱOXに起因して変化する。よって、この
実験においてはフラットバンド電圧ＶFBが正方向にシフ
トしたので、ゲート酸化膜１１に注入されたフッ素が負
電荷を形成したものと考えられる。なお、ここではオフ
セット領域５ｄ下のシリコン酸化膜２中に負電荷８を埋
め込んだ構造について述べたが、図４に示すようにオフ
セット領域５ｄ上の層間絶縁膜２３中に負電荷８を埋め
込んでもよい。また、ここではフッ素を用いて負電荷８
を形成したが、負電荷８を形成するものなら他のもので
もよく、例えば、アルミニウム（Ａｌ）等があげられ
る。
により行われたＭＯＳ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）キャパシタの実験で判明した。
図３は実験に用いられたＭＯＳキャパシタを示す図であ
る。図３において、１０はゲート電極、１１はゲート酸
化膜、１２はＰ型のシリコン基板である。このゲート酸
化膜１１にフッ素を注入した場合とフッ素を注入しない
場合との２通りで、シリコン基板１２を接地し、ゲート
電極１０にゲート電圧ＶG を印加して、ＭＯＳキャパシ
タのゲート電圧ＶG と容量Ｃの関係を示すＣ−Ｖ特性を
調べた。その結果、ゲート酸化膜１１にフッ素を注入し
た場合はフッ素を注入しない場合と比較してフラットバ
ンド電圧ＶFBが正方向にシフトすることが判明した。フ
ラットバンド電圧ＶFBは金属（ゲート電極１０）と半導
体（シリコン基板１２）との仕事関数差ΦMSとゲート酸
化膜１１中の電荷ＱOXによる電位との和であり、次式の
ように示される。 ＶFR＝ΦMS−ＱOX／ＣOX…（１） ここで、ＣOXはゲート酸化膜１１の容量を示す。つま
り、式（１）からフラットバンド電圧ＶFBはゲート酸化
膜１１中の電荷ＱOXに起因して変化する。よって、この
実験においてはフラットバンド電圧ＶFBが正方向にシフ
トしたので、ゲート酸化膜１１に注入されたフッ素が負
電荷を形成したものと考えられる。なお、ここではオフ
セット領域５ｄ下のシリコン酸化膜２中に負電荷８を埋
め込んだ構造について述べたが、図４に示すようにオフ
セット領域５ｄ上の層間絶縁膜２３中に負電荷８を埋め
込んでもよい。また、ここではフッ素を用いて負電荷８
を形成したが、負電荷８を形成するものなら他のもので
もよく、例えば、アルミニウム（Ａｌ）等があげられ
る。
【００３５】次に本実施例における発明の作用効果につ
いて記述する。本発明による薄膜トランジスタでは、オ
フセット領域５ｄの下部にある負電荷８により、Ｎ型の
ポリシリコン膜からなるオフセット領域５ｄの下表面の
電位が持ち上げられる。従って、Ｎ型のオフセット領域
５ｄは弱反転状態になっているので、ゲート電極３に負
の電圧が印加され、薄膜トランジスタがオンしたオン状
態では、ホールは流れやすくなる。つまり、オフセット
領域５ｄでの電流制限が緩和されるため、大きなドレイ
ン電流を得ることができる。また、ゲート電圧がゼロで
あるオフ状態では、オフセット領域５ｄによってドレイ
ン端Ｂに加わる電界が弱められ、オフ電流は低減されて
いるが、負電荷８によってこの電界緩和が阻害されるこ
とはなく、むしろ適当な電荷量によってさらに電界が緩
和され、オフ電流を抑制することができる。つまり、負
電荷８がオフセット領域５ｄの下表面の電位を持ち上げ
ることにより、オフセット領域５ｄの電位勾配が緩和さ
れ、オフセット領域５ｄの電界最大値を低減させること
ができるので、電界最大値に比例して増加するオフ電流
を抑制することができる。図５は負電荷８が形成された
薄膜トランジスタ及び従来の薄膜トランジスタのゲート
電圧ＶG に対するドレイン電流ＩD を示す図である。こ
こでは、０．４μｍのオフセット領域５ｄに対し、フッ
素を１×１０15／ｃｍ2 注入して負電荷８を構成した。
また、ドレイン電圧ＶD は−３Ｖを印加した。図５から
も解るように本発明では、ゲート電圧ＶG が負であるオ
ン状態ではドレイン電流ＩD は増加し、ゲート電圧ＶG
が正であるオフ状態では、ドレイン電流ＩD は減少して
いる。
いて記述する。本発明による薄膜トランジスタでは、オ
フセット領域５ｄの下部にある負電荷８により、Ｎ型の
ポリシリコン膜からなるオフセット領域５ｄの下表面の
電位が持ち上げられる。従って、Ｎ型のオフセット領域
５ｄは弱反転状態になっているので、ゲート電極３に負
の電圧が印加され、薄膜トランジスタがオンしたオン状
態では、ホールは流れやすくなる。つまり、オフセット
領域５ｄでの電流制限が緩和されるため、大きなドレイ
ン電流を得ることができる。また、ゲート電圧がゼロで
あるオフ状態では、オフセット領域５ｄによってドレイ
ン端Ｂに加わる電界が弱められ、オフ電流は低減されて
いるが、負電荷８によってこの電界緩和が阻害されるこ
とはなく、むしろ適当な電荷量によってさらに電界が緩
和され、オフ電流を抑制することができる。つまり、負
電荷８がオフセット領域５ｄの下表面の電位を持ち上げ
ることにより、オフセット領域５ｄの電位勾配が緩和さ
れ、オフセット領域５ｄの電界最大値を低減させること
ができるので、電界最大値に比例して増加するオフ電流
を抑制することができる。図５は負電荷８が形成された
薄膜トランジスタ及び従来の薄膜トランジスタのゲート
電圧ＶG に対するドレイン電流ＩD を示す図である。こ
こでは、０．４μｍのオフセット領域５ｄに対し、フッ
素を１×１０15／ｃｍ2 注入して負電荷８を構成した。
また、ドレイン電圧ＶD は−３Ｖを印加した。図５から
も解るように本発明では、ゲート電圧ＶG が負であるオ
ン状態ではドレイン電流ＩD は増加し、ゲート電圧ＶG
が正であるオフ状態では、ドレイン電流ＩD は減少して
いる。
【００３６】また、負電荷８を形成するためのイオン注
入またはその後の熱処理によって、ポリシリコン膜５中
にも負電荷８が導入される。負電荷８をフッ素によって
形成した場合、フッ素にはポリシリコン膜５中の欠陥を
埋めるという作用もあるので、さらにポリシリコン膜５
中を流れるリーク電流を低減することができる。
入またはその後の熱処理によって、ポリシリコン膜５中
にも負電荷８が導入される。負電荷８をフッ素によって
形成した場合、フッ素にはポリシリコン膜５中の欠陥を
埋めるという作用もあるので、さらにポリシリコン膜５
中を流れるリーク電流を低減することができる。
【００３７】以上、本実施例ではＰチャネル型の薄膜ト
ランジスタについて述べたが、Ｎチャネル型の薄膜トラ
ンジスタについても同様に適用することができる。ただ
し、この場合、埋め込み電荷は負電荷ではなくて、正電
荷を用いる。また、本実施例ではゲート電極３がチャネ
ル領域５ａ下にあるボトムゲート型の薄膜トランジスタ
について述べたが、ゲート電極３がチャネル領域５ａ上
にあるトップゲート型の薄膜トランジスタについても同
様に適用することができる。
ランジスタについて述べたが、Ｎチャネル型の薄膜トラ
ンジスタについても同様に適用することができる。ただ
し、この場合、埋め込み電荷は負電荷ではなくて、正電
荷を用いる。また、本実施例ではゲート電極３がチャネ
ル領域５ａ下にあるボトムゲート型の薄膜トランジスタ
について述べたが、ゲート電極３がチャネル領域５ａ上
にあるトップゲート型の薄膜トランジスタについても同
様に適用することができる。
【００３８】実施例２．次に本発明の他の実施例につい
て説明する。図６は本発明の第２実施例による薄膜トラ
ンジスタを示す断面構造図である。図６において、１〜
５は従来図２１に示すものと同一あるいは相当するもの
を示す。２０はドレイン領域５ｃをアルミ配線２４まで
引き出すためのＰ型のポリシリコンパッドであり、シリ
コン酸化膜２上に設けられ、シリコン酸化膜２２を介し
てゲート電極３の下部にまで延在している。２１はソー
ス領域５ｂをアルミ配線２５まで引き出すためのＰ型の
ポリシリコンパッドである。アルミ配線２４、２５のた
めのコンタクトをソース領域５ｂあるいはドレイン領域
５ｃから直接とらずにポリシリコンパッド２０、２１を
介して行うのは、ポリシリコン膜５の膜厚が５００Å以
下と薄い場合、アルミ配線２４、２５のコンタクトを直
接取りに行くと、アルミ配線２４、２５のためのコンタ
クト開孔時にポリシリコン膜５を突き破ってしまう恐れ
があるので、これを避けるためである。２３はシリコン
酸化膜からなる層間絶縁膜である。
て説明する。図６は本発明の第２実施例による薄膜トラ
ンジスタを示す断面構造図である。図６において、１〜
５は従来図２１に示すものと同一あるいは相当するもの
を示す。２０はドレイン領域５ｃをアルミ配線２４まで
引き出すためのＰ型のポリシリコンパッドであり、シリ
コン酸化膜２上に設けられ、シリコン酸化膜２２を介し
てゲート電極３の下部にまで延在している。２１はソー
ス領域５ｂをアルミ配線２５まで引き出すためのＰ型の
ポリシリコンパッドである。アルミ配線２４、２５のた
めのコンタクトをソース領域５ｂあるいはドレイン領域
５ｃから直接とらずにポリシリコンパッド２０、２１を
介して行うのは、ポリシリコン膜５の膜厚が５００Å以
下と薄い場合、アルミ配線２４、２５のコンタクトを直
接取りに行くと、アルミ配線２４、２５のためのコンタ
クト開孔時にポリシリコン膜５を突き破ってしまう恐れ
があるので、これを避けるためである。２３はシリコン
酸化膜からなる層間絶縁膜である。
【００３９】次に図６に示す薄膜トランジスタの製造方
法について説明する。まず、シリコンからなる基板１上
にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉ
ｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により
４０００Å程度のシリコン酸化膜２を形成する。次に、
前記シリコン酸化膜２上に６００℃のＬＰＣＶＤ法によ
り１０００Å程度のポリシリコン膜を形成し、これにホ
ウ素（Ｂ）を１０ｋｅＶ〜２０ｋｅＶ、１×１０15／ｃ
ｍ2 の条件でイオン注入してＰ型のポリシリコン膜２０
ａを形成する（図７）。次に、前記Ｐ型のポリシリコン
膜２０ａを所望のパターンに加工することによりポリシ
リコンパッド２０及びポリシリコンパッド２１を形成
し、８５０℃のＬＰＣＶＤ法により５００Å程度のシリ
コン酸化膜２２を形成する（図８）。次に、ＬＰＣＶＤ
法により１０００Å程度のポリシリコン膜を形成し、こ
れにヒ素（Ａｓ）を４０ｋｅＶ〜５０ｋｅＶ、１×１０
15／ｃｍ2 の条件でイオン注入してＮ型のポリシリコン
膜３ａを形成する（図９）。次に、ポリシリコン膜３ａ
を所望のパターンに加工することによりゲート電極３を
形成し、８５０℃のＬＰＣＶＤ法により３００Å程度の
シリコン酸化膜（ゲート絶縁膜４）を形成する（図１
０）。この時、図１０に示すように、ゲート電極３とド
レイン側のポリシリコンパッド２０とが重なり部を有す
るようにパターニングする。次に、ゲート酸化膜４とシ
リコン酸化膜２２にコンタクトホールを設け、薄膜トラ
ンジスタの本体となるポリシリコン膜５をＬＰＣＶＤ法
により４００Å形成する。次に、フォトレジストをマス
クとしてホウ素を１０ｋｅＶ、１×１０15／ｃｍ2 の条
件でイオン注入し、フォトレジストを除去後、８５０℃
の熱処理を施すことによりソース領域５ｂとドレイン領
域５ｃを形成する。また、全面からヒ素を２０ｋｅＶ、
１×１０12／ｃｍ2 の条件でイオン注入することにより
Ｎ型のチャネル領域５ａ及びオフセット領域５ｄを形成
する（図１１）。最後に、シリコン酸化膜（層間絶縁膜
２３）を形成し、層間絶縁膜２３、ゲート絶縁膜４及び
シリコン酸化膜２２にコンタクトホールを設け、アルミ
電極２４、２５を形成することにより、図６に示す薄膜
トランジスタを完成させる。
法について説明する。まず、シリコンからなる基板１上
にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉ
ｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により
４０００Å程度のシリコン酸化膜２を形成する。次に、
前記シリコン酸化膜２上に６００℃のＬＰＣＶＤ法によ
り１０００Å程度のポリシリコン膜を形成し、これにホ
ウ素（Ｂ）を１０ｋｅＶ〜２０ｋｅＶ、１×１０15／ｃ
ｍ2 の条件でイオン注入してＰ型のポリシリコン膜２０
ａを形成する（図７）。次に、前記Ｐ型のポリシリコン
膜２０ａを所望のパターンに加工することによりポリシ
リコンパッド２０及びポリシリコンパッド２１を形成
し、８５０℃のＬＰＣＶＤ法により５００Å程度のシリ
コン酸化膜２２を形成する（図８）。次に、ＬＰＣＶＤ
法により１０００Å程度のポリシリコン膜を形成し、こ
れにヒ素（Ａｓ）を４０ｋｅＶ〜５０ｋｅＶ、１×１０
15／ｃｍ2 の条件でイオン注入してＮ型のポリシリコン
膜３ａを形成する（図９）。次に、ポリシリコン膜３ａ
を所望のパターンに加工することによりゲート電極３を
形成し、８５０℃のＬＰＣＶＤ法により３００Å程度の
シリコン酸化膜（ゲート絶縁膜４）を形成する（図１
０）。この時、図１０に示すように、ゲート電極３とド
レイン側のポリシリコンパッド２０とが重なり部を有す
るようにパターニングする。次に、ゲート酸化膜４とシ
リコン酸化膜２２にコンタクトホールを設け、薄膜トラ
ンジスタの本体となるポリシリコン膜５をＬＰＣＶＤ法
により４００Å形成する。次に、フォトレジストをマス
クとしてホウ素を１０ｋｅＶ、１×１０15／ｃｍ2 の条
件でイオン注入し、フォトレジストを除去後、８５０℃
の熱処理を施すことによりソース領域５ｂとドレイン領
域５ｃを形成する。また、全面からヒ素を２０ｋｅＶ、
１×１０12／ｃｍ2 の条件でイオン注入することにより
Ｎ型のチャネル領域５ａ及びオフセット領域５ｄを形成
する（図１１）。最後に、シリコン酸化膜（層間絶縁膜
２３）を形成し、層間絶縁膜２３、ゲート絶縁膜４及び
シリコン酸化膜２２にコンタクトホールを設け、アルミ
電極２４、２５を形成することにより、図６に示す薄膜
トランジスタを完成させる。
【００４０】次に本実施例における発明の作用効果につ
いて記述する。ドレイン領域５ｃにはアルミ配線２４か
らポリシリコンパッド２０を介して常時一定の負の電圧
が印加されるため、該ポリシリコンパッド２０にも同じ
負電圧が加わることになる。ポリシリコンパッド２０を
オフセット領域５ｄ下を通ってゲート電極４下にまで延
在させると、この負電圧を利用することによってオフセ
ット領域５ｄの下面を弱反転させ、ホールに対する抵抗
を減少させることができる。従って、オン電流がこのオ
フセット領域５ｄで制限されることなく、大きなオン電
流を得ることができる。
いて記述する。ドレイン領域５ｃにはアルミ配線２４か
らポリシリコンパッド２０を介して常時一定の負の電圧
が印加されるため、該ポリシリコンパッド２０にも同じ
負電圧が加わることになる。ポリシリコンパッド２０を
オフセット領域５ｄ下を通ってゲート電極４下にまで延
在させると、この負電圧を利用することによってオフセ
ット領域５ｄの下面を弱反転させ、ホールに対する抵抗
を減少させることができる。従って、オン電流がこのオ
フセット領域５ｄで制限されることなく、大きなオン電
流を得ることができる。
【００４１】また、シリコン酸化膜２２とゲート絶縁膜
４の膜厚は、オフセット領域５ｄの反転の程度を決める
ので、これらの膜厚を最適化することがとても重要であ
る。つまり、これらの膜厚が厚すぎるとオフセット領域
５ｄが反転せず本発明の効果が現れないし、また、薄す
ぎてもオフセット領域５ｄが反転しすぎてオフセット端
での電界が強くなり、リーク電流低減の効果がなくなっ
てしまう。ゲート絶縁膜４の膜厚が７０Å〜３００Åで
あるとすると、シリコン酸化膜２２の膜厚はそれ以下が
望ましい。
４の膜厚は、オフセット領域５ｄの反転の程度を決める
ので、これらの膜厚を最適化することがとても重要であ
る。つまり、これらの膜厚が厚すぎるとオフセット領域
５ｄが反転せず本発明の効果が現れないし、また、薄す
ぎてもオフセット領域５ｄが反転しすぎてオフセット端
での電界が強くなり、リーク電流低減の効果がなくなっ
てしまう。ゲート絶縁膜４の膜厚が７０Å〜３００Åで
あるとすると、シリコン酸化膜２２の膜厚はそれ以下が
望ましい。
【００４２】以上、本実施例ではＰチャネル型の薄膜ト
ランジスタについて述べたが、Ｎチャネル型の薄膜トラ
ンジスタについても同様に適用することができる。ま
た、本実施例ではゲート電極３がチャネル領域５ａ下に
あるボトムゲート型の薄膜トランジスタについて述べた
が、ゲート電極３がチャネル領域５ａ上にあるトップゲ
ート型の薄膜トランジスタについても同様に適用するこ
とができる。なお、この場合、図１２に示すような構造
となる。
ランジスタについて述べたが、Ｎチャネル型の薄膜トラ
ンジスタについても同様に適用することができる。ま
た、本実施例ではゲート電極３がチャネル領域５ａ下に
あるボトムゲート型の薄膜トランジスタについて述べた
が、ゲート電極３がチャネル領域５ａ上にあるトップゲ
ート型の薄膜トランジスタについても同様に適用するこ
とができる。なお、この場合、図１２に示すような構造
となる。
【００４３】実施例３．次に本発明の他の実施例につい
て説明する。図１３は本発明の第３実施例による薄膜ト
ランジスタを示す断面構造図である。図１３において、
１〜５、２３〜２５は実施例図６と同一あるいは相当す
るものである。３０はドレイン領域５ｃをアルミ配線２
４まで引き出すためのＮ型のポリシリコンパッドであ
り、シリコン酸化膜２上に形成される。３１はソース領
域５ｂをアルミ配線２５まで引き出すためのＮ型のポリ
シリコンパッドである。ポリシリコンパッド３０とオフ
セット領域５ｄはゲート絶縁膜４を介して重なり部を有
するように構成され、ポリシリコンパッド３０とゲート
電極４は所定の距離ｄを有するように構成される。ポリ
シリコンパッド３０における作用効果は実施例２で詳述
した通りであるので、ポリシリコンパッド３０とゲート
電極４の距離ｄは極力短くする。距離ｄは０．１μｍ以
下であり、ポリシリコンパッド３０とゲート電極４が短
絡しない程度であれ問題はない。
て説明する。図１３は本発明の第３実施例による薄膜ト
ランジスタを示す断面構造図である。図１３において、
１〜５、２３〜２５は実施例図６と同一あるいは相当す
るものである。３０はドレイン領域５ｃをアルミ配線２
４まで引き出すためのＮ型のポリシリコンパッドであ
り、シリコン酸化膜２上に形成される。３１はソース領
域５ｂをアルミ配線２５まで引き出すためのＮ型のポリ
シリコンパッドである。ポリシリコンパッド３０とオフ
セット領域５ｄはゲート絶縁膜４を介して重なり部を有
するように構成され、ポリシリコンパッド３０とゲート
電極４は所定の距離ｄを有するように構成される。ポリ
シリコンパッド３０における作用効果は実施例２で詳述
した通りであるので、ポリシリコンパッド３０とゲート
電極４の距離ｄは極力短くする。距離ｄは０．１μｍ以
下であり、ポリシリコンパッド３０とゲート電極４が短
絡しない程度であれ問題はない。
【００４４】ここで、ゲート電極３及びポリシリコンパ
ッド３０、３１の形成方法について説明する。基板１上
にシリコン酸化膜２を形成した後、ＬＰＣＶＤ法により
１０００Å程度のポリシリコン膜を形成し、これにヒ素
（Ａｓ）を４０ｋｅＶ〜５０ｋｅＶ、１×１０15／ｃｍ
2 の条件でイオン注入してＮ型のポリシリコン膜を形成
する。該ポリシリコン膜を所望のパターンに加工するこ
とによりゲート電極３及びポリシリコンパッド３０、３
１を形成する。以後、通常の製造工程により図１３に示
す薄膜トランジスタを完成させる。
ッド３０、３１の形成方法について説明する。基板１上
にシリコン酸化膜２を形成した後、ＬＰＣＶＤ法により
１０００Å程度のポリシリコン膜を形成し、これにヒ素
（Ａｓ）を４０ｋｅＶ〜５０ｋｅＶ、１×１０15／ｃｍ
2 の条件でイオン注入してＮ型のポリシリコン膜を形成
する。該ポリシリコン膜を所望のパターンに加工するこ
とによりゲート電極３及びポリシリコンパッド３０、３
１を形成する。以後、通常の製造工程により図１３に示
す薄膜トランジスタを完成させる。
【００４５】実施例２に示す薄膜トランジスタにおいて
は、構成上、ポリシリコンパッド２０、２１とゲート電
極３を別々のポリシリコン膜から形成しなければならな
かったので、工程数の多いことが問題となる場合があ
る。本実施例に示す薄膜トランジスタにおいては、一つ
のポリシリコン膜からポリシリコンパッド３０、３１と
ゲート電極３を形成できる構成であるため、実施例２と
比較して工程数を減らすことができる。また、ゲート電
極３及びポリシリコンパッド３０、３１に不純物をドー
プする工程も同一工程で行っているため、ポリシリコン
パッド３０、３１はゲート電極３と同一導電型のＮ型と
なり、Ｐ型のドレイン領域５ｃとＮ型のポリシリコンパ
ッド３０との間及びＰ型のソース領域５ｂとＮ型のポリ
シリコンパッド３１との間に寄生ＰＮ接合ができること
になる。しかし、これらは結晶欠陥の多いポリシリコン
同士の接合なので、寄生ＰＮ接合により電流が制限され
ることはない。構成上は、ポリシリコンパッド３０とド
レイン領域５ａについて及びポリシリコンパッド３１と
ソース領域５ｂについて、同一導電型である方が好まし
いので、不純物ドープの工程をゲート電極３とポリシリ
コンパッド３０、３１とで別々に行ってもよい。
は、構成上、ポリシリコンパッド２０、２１とゲート電
極３を別々のポリシリコン膜から形成しなければならな
かったので、工程数の多いことが問題となる場合があ
る。本実施例に示す薄膜トランジスタにおいては、一つ
のポリシリコン膜からポリシリコンパッド３０、３１と
ゲート電極３を形成できる構成であるため、実施例２と
比較して工程数を減らすことができる。また、ゲート電
極３及びポリシリコンパッド３０、３１に不純物をドー
プする工程も同一工程で行っているため、ポリシリコン
パッド３０、３１はゲート電極３と同一導電型のＮ型と
なり、Ｐ型のドレイン領域５ｃとＮ型のポリシリコンパ
ッド３０との間及びＰ型のソース領域５ｂとＮ型のポリ
シリコンパッド３１との間に寄生ＰＮ接合ができること
になる。しかし、これらは結晶欠陥の多いポリシリコン
同士の接合なので、寄生ＰＮ接合により電流が制限され
ることはない。構成上は、ポリシリコンパッド３０とド
レイン領域５ａについて及びポリシリコンパッド３１と
ソース領域５ｂについて、同一導電型である方が好まし
いので、不純物ドープの工程をゲート電極３とポリシリ
コンパッド３０、３１とで別々に行ってもよい。
【００４６】実施例４．上記実施例３でリソグラフィの
限界から距離ｄを０．１μｍ以下に設定することが難し
い場合は、図１４に示すような構成が有効である。図１
４は、図１３に示す構成においてゲート電極３とポリシ
リコンパッド３１の側壁にＮ型のポリシリコン膜からな
るサイドウォール膜３２を形成したものである。サイド
ウォール膜３２を形成することにより、例えば、距離ｄ
が０．３μｍであってもサイドウォール膜幅１を０．１
μｍに設定すれば、実質的な距離ｄ’は０．１μｍとな
り目標の値に到達させることができる。
限界から距離ｄを０．１μｍ以下に設定することが難し
い場合は、図１４に示すような構成が有効である。図１
４は、図１３に示す構成においてゲート電極３とポリシ
リコンパッド３１の側壁にＮ型のポリシリコン膜からな
るサイドウォール膜３２を形成したものである。サイド
ウォール膜３２を形成することにより、例えば、距離ｄ
が０．３μｍであってもサイドウォール膜幅１を０．１
μｍに設定すれば、実質的な距離ｄ’は０．１μｍとな
り目標の値に到達させることができる。
【００４７】サイドウォール膜３２を形成する方法は、
実施例３におけるゲート電極３及びポリシリコンパッド
３０、３１を形成した後、ＬＰＣＶＤ法によりリンドー
プトポリシリコン膜を１０００Å程度形成した後、異方
性のドライエッチングによって全面をエッチングするこ
とによりサイドウォール膜３２を形成する。この異方性
エッチングはポリシリコン膜（ゲート電極３、ポリシリ
コンパッド３０、３１）上のポリシリコン膜をエッチン
グすることになるが、エッチング時間を正確に制御すれ
ばゲート電極３、ポリシリコンパッド３０、３１をエッ
チングすることはない。
実施例３におけるゲート電極３及びポリシリコンパッド
３０、３１を形成した後、ＬＰＣＶＤ法によりリンドー
プトポリシリコン膜を１０００Å程度形成した後、異方
性のドライエッチングによって全面をエッチングするこ
とによりサイドウォール膜３２を形成する。この異方性
エッチングはポリシリコン膜（ゲート電極３、ポリシリ
コンパッド３０、３１）上のポリシリコン膜をエッチン
グすることになるが、エッチング時間を正確に制御すれ
ばゲート電極３、ポリシリコンパッド３０、３１をエッ
チングすることはない。
【００４８】上記実施例３及び４においても、Ｎチャネ
ル型の薄膜トランジスタについて、また、トップゲート
型の薄膜トランジスタについて同様に適用することがで
きる。
ル型の薄膜トランジスタについて、また、トップゲート
型の薄膜トランジスタについて同様に適用することがで
きる。
【００４９】実施例５．次に本発明の他の実施例につい
て説明する。これまではＮ型のオフセット領域を外から
反転させる方法であったが、本発明は最初からオフセッ
ト領域を薄い濃度のＰ型にドープしておくものである。
図１５は本発明の第５実施例による薄膜トランジスタを
示す断面構造図である。図１５において、１〜５（５ｂ
及び５ｃ）は従来図１１０に示すものと同一あるいは相
当するものである。５ａ’は薄い濃度のＰ型にドープさ
れたチャネル領域、５ｄ’は薄い濃度のＰ型にドープさ
れたオフセット領域、３５はシリコンとの仕事関数差Φ
MSが負方向に１Ｖ以上となる材料で形成されたゲート電
極である。
て説明する。これまではＮ型のオフセット領域を外から
反転させる方法であったが、本発明は最初からオフセッ
ト領域を薄い濃度のＰ型にドープしておくものである。
図１５は本発明の第５実施例による薄膜トランジスタを
示す断面構造図である。図１５において、１〜５（５ｂ
及び５ｃ）は従来図１１０に示すものと同一あるいは相
当するものである。５ａ’は薄い濃度のＰ型にドープさ
れたチャネル領域、５ｄ’は薄い濃度のＰ型にドープさ
れたオフセット領域、３５はシリコンとの仕事関数差Φ
MSが負方向に１Ｖ以上となる材料で形成されたゲート電
極である。
【００５０】以上のように構成された薄膜トランジスタ
においては、オフセット領域５ｄ’が薄い濃度のＰ型に
ドープされているので、ゲート電圧印加時にオフセット
領域５ｄ’でホールが流れやすくなり、オン電流の低下
を防止できる。しかし、オフセット領域５ｄ’だけをＰ
型にするのは、新たなリソグラフィ工程が必要となるの
で、チャネル領域５ａ’も薄い濃度のＰ型にする。つま
り、オフセット領域５ｄ’とチャネル領域５ａ’の両方
を薄い濃度のＰ型にドープする場合は、マスクがけを行
うことなく、全面にホウ素を１×１０12／ｃｍ2 程度注
入すれば実現できるので、工程も増えず、マスクずれの
心配も起こさず、オフセット領域５ｄ’をＰ型にでき
る。しかし、チャネル領域５ａ’もＰ型となる場合、閾
値電圧Ｖthが下がりすぎて（Ｐチャネル型薄膜トランジ
スタの場合は閾値電圧Ｖthが正方向に移動）、いわゆる
ディプリーション型トランジスタとなりリーク電流が大
きくなってしまう。そこで、ゲート電極３５はシリコン
との仕事関数差ΦMSが負方向に大きい材料で形成する。
例えば、ゲート電極材としてマグネシウム（Ｍｇ）を用
いた場合、シリコンとの仕事関数差ΦMSは−１．９Ｖと
負に大きくなる。従来のゲート電極材であるＮ+ 型のポ
リシリコンを用いた場合は、シリコンとの仕事関数差Φ
MSは−０．５５Ｖであるから、ゲート電極材としてマグ
ネシウムを用いると、閾値電圧Ｖthを従来よりも負方向
に１．３５Ｖ高くすることができる。というのは、閾値
電圧Ｖthは次式で示すように与えられるからである。 Ｖth＝ΦMS−ＱOX／ＣOX＋定数…（２） ここで、ＱOXはゲート絶縁膜４中の電荷、ＣOXはゲート
絶縁膜４の容量を示す。仕事関数差ΦMSが負方向に大き
いと、Ｐチャネル薄膜トランジスタの閾値電圧Ｖthも負
方向に変化させることができる。従って、チャネル領域
５ａ’が薄い濃度のＰ型であるために閾値電圧Ｖthが下
がりディプリーション型の薄膜トランジスタになったと
しても、シリコンとの仕事関数差ΦMSが負方向に１Ｖ以
上となるマグネシウム等の材料をゲート電極材として用
いればＰチャネル薄膜トランジスタにおいて閾値電圧Ｖ
thを上げ（負方向に変化させる）エンハンスメント型の
薄膜トランジスタとすることができる。
においては、オフセット領域５ｄ’が薄い濃度のＰ型に
ドープされているので、ゲート電圧印加時にオフセット
領域５ｄ’でホールが流れやすくなり、オン電流の低下
を防止できる。しかし、オフセット領域５ｄ’だけをＰ
型にするのは、新たなリソグラフィ工程が必要となるの
で、チャネル領域５ａ’も薄い濃度のＰ型にする。つま
り、オフセット領域５ｄ’とチャネル領域５ａ’の両方
を薄い濃度のＰ型にドープする場合は、マスクがけを行
うことなく、全面にホウ素を１×１０12／ｃｍ2 程度注
入すれば実現できるので、工程も増えず、マスクずれの
心配も起こさず、オフセット領域５ｄ’をＰ型にでき
る。しかし、チャネル領域５ａ’もＰ型となる場合、閾
値電圧Ｖthが下がりすぎて（Ｐチャネル型薄膜トランジ
スタの場合は閾値電圧Ｖthが正方向に移動）、いわゆる
ディプリーション型トランジスタとなりリーク電流が大
きくなってしまう。そこで、ゲート電極３５はシリコン
との仕事関数差ΦMSが負方向に大きい材料で形成する。
例えば、ゲート電極材としてマグネシウム（Ｍｇ）を用
いた場合、シリコンとの仕事関数差ΦMSは−１．９Ｖと
負に大きくなる。従来のゲート電極材であるＮ+ 型のポ
リシリコンを用いた場合は、シリコンとの仕事関数差Φ
MSは−０．５５Ｖであるから、ゲート電極材としてマグ
ネシウムを用いると、閾値電圧Ｖthを従来よりも負方向
に１．３５Ｖ高くすることができる。というのは、閾値
電圧Ｖthは次式で示すように与えられるからである。 Ｖth＝ΦMS−ＱOX／ＣOX＋定数…（２） ここで、ＱOXはゲート絶縁膜４中の電荷、ＣOXはゲート
絶縁膜４の容量を示す。仕事関数差ΦMSが負方向に大き
いと、Ｐチャネル薄膜トランジスタの閾値電圧Ｖthも負
方向に変化させることができる。従って、チャネル領域
５ａ’が薄い濃度のＰ型であるために閾値電圧Ｖthが下
がりディプリーション型の薄膜トランジスタになったと
しても、シリコンとの仕事関数差ΦMSが負方向に１Ｖ以
上となるマグネシウム等の材料をゲート電極材として用
いればＰチャネル薄膜トランジスタにおいて閾値電圧Ｖ
thを上げ（負方向に変化させる）エンハンスメント型の
薄膜トランジスタとすることができる。
【００５１】上記実施例５において、オフセット領域及
びチャネル領域を薄い濃度のＮ型にドープし、シリコン
との仕事関数差ΦMSが正方向に大きいゲート電極を用い
ることにより、Ｎチャネル型の薄膜トランジスタについ
ても適用することができる。また、上記実施例５はトッ
プゲート型の薄膜トランジスタについても適用すること
ができる。
びチャネル領域を薄い濃度のＮ型にドープし、シリコン
との仕事関数差ΦMSが正方向に大きいゲート電極を用い
ることにより、Ｎチャネル型の薄膜トランジスタについ
ても適用することができる。また、上記実施例５はトッ
プゲート型の薄膜トランジスタについても適用すること
ができる。
【００５２】実施例６．次に本発明の他の実施例につい
て説明する。図１６は本発明の第６実施例による薄膜ト
ランジスタを示す断面構造図である。図１６において、
１、２、４、５は実施例図１５と同一あるいは相当する
ものである。本実施例においては、第５実施例と異な
り、ゲート電極３は従来と同じＮ型のポリシリコンから
構成され、ゲート絶縁膜４中に１×１０11／ｃｍ2 〜１
×１０13／ｃｍ2 程度正電荷３６が形成されている。実
施例５では、チャネル領域５ａ’をＰ型にしたために閾
値電圧Ｖthが正方向に移動するという問題をゲート電極
材によって解決していたが、本実施例では、ゲート絶縁
膜４中の正電荷３６によって解決している。つまり、閾
値電圧Ｖthは示す実施例５中の式（２）にも示すとお
り、ゲート絶縁膜４中の電荷ＱOXに起因して変化する。
よって、ゲート絶縁膜４中の電荷ＱOXとして正電荷３６
を与えることにより閾値電圧Ｖthを負方向に変化させる
ことができ、Ｐ型のチャネル領域５ａ’により正方向に
移動した閾値電圧Ｖthを負方向にもどすことができる。
て説明する。図１６は本発明の第６実施例による薄膜ト
ランジスタを示す断面構造図である。図１６において、
１、２、４、５は実施例図１５と同一あるいは相当する
ものである。本実施例においては、第５実施例と異な
り、ゲート電極３は従来と同じＮ型のポリシリコンから
構成され、ゲート絶縁膜４中に１×１０11／ｃｍ2 〜１
×１０13／ｃｍ2 程度正電荷３６が形成されている。実
施例５では、チャネル領域５ａ’をＰ型にしたために閾
値電圧Ｖthが正方向に移動するという問題をゲート電極
材によって解決していたが、本実施例では、ゲート絶縁
膜４中の正電荷３６によって解決している。つまり、閾
値電圧Ｖthは示す実施例５中の式（２）にも示すとお
り、ゲート絶縁膜４中の電荷ＱOXに起因して変化する。
よって、ゲート絶縁膜４中の電荷ＱOXとして正電荷３６
を与えることにより閾値電圧Ｖthを負方向に変化させる
ことができ、Ｐ型のチャネル領域５ａ’により正方向に
移動した閾値電圧Ｖthを負方向にもどすことができる。
【００５３】次に正電荷３６をゲート絶縁膜４中に形成
する方法について述べる。図１７に示すように、ソース
領域５ｂとドレイン領域５ｃを形成するためのレジスト
７をパターニングした後に、シリコン酸化膜（ゲート絶
縁膜４）中で正電荷３６となるイオン、例えば、ヒ素イ
オンを注入する。レジストは下の段差によらず、図１６
に示すように表面が平坦になるので、イオン注入の飛程
中心をゲート絶縁膜４の中になるように選べば、イオン
はゲート電極３上のゲート絶縁膜４中にのみ注入され、
オフセット領域５ｄ’には注入されない。ソース領域５
ｂ及びドレイン領域５ｃの下部にはイオン注入される
が、ソース領域５ｂ及びドレイン領域５ｃは濃い濃度の
Ｐ型半導体で形成されているため、何ら影響されること
はない。なお、ここではヒ素を用いて正電荷３６を形成
したが、正電荷３６を形成するものであれば他のもので
もよく、例えばリン（Ｐ）等がある。
する方法について述べる。図１７に示すように、ソース
領域５ｂとドレイン領域５ｃを形成するためのレジスト
７をパターニングした後に、シリコン酸化膜（ゲート絶
縁膜４）中で正電荷３６となるイオン、例えば、ヒ素イ
オンを注入する。レジストは下の段差によらず、図１６
に示すように表面が平坦になるので、イオン注入の飛程
中心をゲート絶縁膜４の中になるように選べば、イオン
はゲート電極３上のゲート絶縁膜４中にのみ注入され、
オフセット領域５ｄ’には注入されない。ソース領域５
ｂ及びドレイン領域５ｃの下部にはイオン注入される
が、ソース領域５ｂ及びドレイン領域５ｃは濃い濃度の
Ｐ型半導体で形成されているため、何ら影響されること
はない。なお、ここではヒ素を用いて正電荷３６を形成
したが、正電荷３６を形成するものであれば他のもので
もよく、例えばリン（Ｐ）等がある。
【００５４】また、正電荷３６をゲート絶縁膜４中に形
成する他の方法としては、−ＢＴ（Ｂｉａｓ Ｔｅｍｐ
ｅｒａｔｕｒｅ）ストレスをゲート絶縁膜４に加える方
法である。これは、薄膜トランジスタを１００℃〜２０
０℃の高温に保ち、ゲート電極３に−１０Ｖ〜−２０Ｖ
の大きな負電圧を印加し、ソース領域５ｂ及びドレイン
領域５ｃにゼロ電圧を印加することによりゲート絶縁膜
４中に正電荷が発生することを利用したものである。こ
の詳細は、１９９３年ＶＬＳＩシンポジウムの２９頁に
記載されている。
成する他の方法としては、−ＢＴ（Ｂｉａｓ Ｔｅｍｐ
ｅｒａｔｕｒｅ）ストレスをゲート絶縁膜４に加える方
法である。これは、薄膜トランジスタを１００℃〜２０
０℃の高温に保ち、ゲート電極３に−１０Ｖ〜−２０Ｖ
の大きな負電圧を印加し、ソース領域５ｂ及びドレイン
領域５ｃにゼロ電圧を印加することによりゲート絶縁膜
４中に正電荷が発生することを利用したものである。こ
の詳細は、１９９３年ＶＬＳＩシンポジウムの２９頁に
記載されている。
【００５５】上記実施例６においても、負電荷を用いる
ことによりＮチャネル型の薄膜トランジスタについて、
また、トップゲート型の薄膜トランジスタについて同様
に適用することができる。
ことによりＮチャネル型の薄膜トランジスタについて、
また、トップゲート型の薄膜トランジスタについて同様
に適用することができる。
【００５６】実施例７．次に本発明の他の実施例につい
て説明する。図１８は本発明の第７実施例による薄膜ト
ランジスタを示す平面図である。図１８において、３、
５は従来図２１に示すものと同一あるいは相当するもの
である。Ｌはチャネル領域５ａの長さ、Ｗはチャネル領
域５ａの幅、Ｗ’はドレイン端Ｂの幅を示す。オフ状態
のリーク電流はドレイン端Ｂで発生するため、ドレイン
端Ｂの接合面積（ドレイン端Ｂの幅Ｗ’×ポリシリコン
膜５の膜厚）に比例する。しかし、オン電流がチャネル
領域５ａの幅Ｗとチャネル領域５ａの長さＬの比Ｗ／Ｌ
に比例する。よって、リーク電流のみ下げたい場合は、
図１８に示すように、ドレイン端Ｂの幅Ｗ’だけを狭く
する構造が有効である。このように構成すると、ドレイ
ン端Ｂの接合面積が小さくなってリーク電流を低減でき
るとともに、チャネル領域５ａの幅Ｗは広いままなので
オン電流の犠牲は少なくてすむ。なお、ドレイン端Ｂの
幅Ｗ’の値は、図１９に示すように幅Ｗ’がオン電流の
規格値とオフ電流の規格値の両方を満たす範囲内で設定
してやればよい。
て説明する。図１８は本発明の第７実施例による薄膜ト
ランジスタを示す平面図である。図１８において、３、
５は従来図２１に示すものと同一あるいは相当するもの
である。Ｌはチャネル領域５ａの長さ、Ｗはチャネル領
域５ａの幅、Ｗ’はドレイン端Ｂの幅を示す。オフ状態
のリーク電流はドレイン端Ｂで発生するため、ドレイン
端Ｂの接合面積（ドレイン端Ｂの幅Ｗ’×ポリシリコン
膜５の膜厚）に比例する。しかし、オン電流がチャネル
領域５ａの幅Ｗとチャネル領域５ａの長さＬの比Ｗ／Ｌ
に比例する。よって、リーク電流のみ下げたい場合は、
図１８に示すように、ドレイン端Ｂの幅Ｗ’だけを狭く
する構造が有効である。このように構成すると、ドレイ
ン端Ｂの接合面積が小さくなってリーク電流を低減でき
るとともに、チャネル領域５ａの幅Ｗは広いままなので
オン電流の犠牲は少なくてすむ。なお、ドレイン端Ｂの
幅Ｗ’の値は、図１９に示すように幅Ｗ’がオン電流の
規格値とオフ電流の規格値の両方を満たす範囲内で設定
してやればよい。
【００５７】上記実施例７においても、Ｎチャネル型の
薄膜トランジスタについて、また、トップゲート型の薄
膜トランジスタについて同様に適用することができる。
薄膜トランジスタについて、また、トップゲート型の薄
膜トランジスタについて同様に適用することができる。
【００５８】
【発明の効果】本発明は以上説明したように構成される
ので、以下に記載するような効果を奏する。
ので、以下に記載するような効果を奏する。
【００５９】本発明による薄膜トランジスタは、オフセ
ット領域の下あるいは上にある絶縁膜中に電荷が設けら
れているので、オフセット領域に弱反転層を形成でき、
オン電流を増加できる。また、ゲート電圧とドレイン電
圧の電位差による電界を緩和できる、オフ電流を低減で
きる。
ット領域の下あるいは上にある絶縁膜中に電荷が設けら
れているので、オフセット領域に弱反転層を形成でき、
オン電流を増加できる。また、ゲート電圧とドレイン電
圧の電位差による電界を緩和できる、オフ電流を低減で
きる。
【００６０】また、本発明による薄膜トランジスタは、
ドレイン電極の配線となる制御電極をオフセット領域の
下あるいは上に延在させたので、ドレイン電極に印加さ
れる一定の電圧値を用いてオフセット領域の電位を持ち
上げることができる。
ドレイン電極の配線となる制御電極をオフセット領域の
下あるいは上に延在させたので、ドレイン電極に印加さ
れる一定の電圧値を用いてオフセット領域の電位を持ち
上げることができる。
【００６１】さらに、ゲート電極の側壁と制御電極の側
壁とをゲート絶縁膜を介して対向させ、その距離を０．
１μｍ以下にすると、オン電流の増加及びオフ電流の低
減が可能となる。加えて、この構成は、制御電極及びゲ
ート絶縁膜とを同一膜から形成できる構成であるため、
製造工程数が増加することもない。
壁とをゲート絶縁膜を介して対向させ、その距離を０．
１μｍ以下にすると、オン電流の増加及びオフ電流の低
減が可能となる。加えて、この構成は、制御電極及びゲ
ート絶縁膜とを同一膜から形成できる構成であるため、
製造工程数が増加することもない。
【００６２】また、この発明による薄膜トランジスタ
は、オフセット領域がソース／ドレイン領域と同一導電
型であるため、オフセット領域でのキャリアに対する抵
抗が減少され、オン電流の増加及びオフ電流の低減が可
能となる。
は、オフセット領域がソース／ドレイン領域と同一導電
型であるため、オフセット領域でのキャリアに対する抵
抗が減少され、オン電流の増加及びオフ電流の低減が可
能となる。
【００６３】さらに、チャネル領域もオフセット領域及
びドレイン領域と同一導電型にし、活性層との仕事関係
差の絶対値が１Ｖよりも大きいゲート電極を用いるの
で、製造工程数を増加させることなく、オン電流の増加
及びオフ電流の低減を可能にする。
びドレイン領域と同一導電型にし、活性層との仕事関係
差の絶対値が１Ｖよりも大きいゲート電極を用いるの
で、製造工程数を増加させることなく、オン電流の増加
及びオフ電流の低減を可能にする。
【００６４】また、この発明による薄膜トランジスタ
は、オフセット領域とドレイン領域の接合幅がチャネル
領域の幅よりも狭く形成されているので、オフ電流を低
減でき、オン電流の減少を最小限におさえることができ
る。
は、オフセット領域とドレイン領域の接合幅がチャネル
領域の幅よりも狭く形成されているので、オフ電流を低
減でき、オン電流の減少を最小限におさえることができ
る。
【００６５】また、本発明による薄膜トランジスタの製
造方法は、オフセット領域及び前記チャネル領域をマス
クし、前記ゲート絶縁膜中で電荷を形成するイオンを該
イオンの飛程が前記ゲート電極上のゲート絶縁膜中にく
るように設定して注入する工程を有するので、ソース／
ドレイン注入のためのマスクによりオフセット領域に電
荷を注入することなくゲート絶縁膜中に電荷を注入する
ことができる。
造方法は、オフセット領域及び前記チャネル領域をマス
クし、前記ゲート絶縁膜中で電荷を形成するイオンを該
イオンの飛程が前記ゲート電極上のゲート絶縁膜中にく
るように設定して注入する工程を有するので、ソース／
ドレイン注入のためのマスクによりオフセット領域に電
荷を注入することなくゲート絶縁膜中に電荷を注入する
ことができる。
【図１】本発明の第１の実施例による薄膜トランジスタ
の断面構造図である。
の断面構造図である。
【図２】本発明の第１の実施例による薄膜トランジスタ
の製造工程である。
の製造工程である。
【図３】ＭＯＳキャパシタを示す図である。
【図４】本発明の第２の実施例による薄膜トランジスタ
の断面構成図である。
の断面構成図である。
【図５】本発明と従来の薄膜トランジスタのＩ−Ｖ特性
を示す図である。
を示す図である。
【図６】本発明の第２の実施例による薄膜トランジスタ
断面構造図である。
断面構造図である。
【図７】本発明の第２の実施例による薄膜トランジスタ
の製造工程図である。
の製造工程図である。
【図８】本発明の第２の実施例による薄膜トランジスタ
の製造工程図である。
の製造工程図である。
【図９】本発明の第２の実施例による薄膜トランジスタ
の製造工程図である。
の製造工程図である。
【図１０】本発明の第２の実施例による薄膜トランジス
タの製造工程図である。
タの製造工程図である。
【図１１】本発明の第２の実施例による薄膜トランジス
タの製造工程図である。
タの製造工程図である。
【図１２】本発明の第２の実施例による薄膜トランジス
タの断面構造図である。
タの断面構造図である。
【図１３】本発明の第３の実施例による薄膜トランジス
タの断面構造図である。
タの断面構造図である。
【図１４】本発明の第４の実施例による薄膜トランジス
タのオフセット領域の断面構造図である。
タのオフセット領域の断面構造図である。
【図１５】本発明の第５の実施例による薄膜トランジス
タの断面構造図である。
タの断面構造図である。
【図１６】本発明の第６の実施例による薄膜トランジス
タの断面構造図である。
タの断面構造図である。
【図１７】本発明の第６の実施例による薄膜トランジス
タの製造工程図である。
タの製造工程図である。
【図１８】本発明の第７の実施例による薄膜トランジス
タの上面図である。
タの上面図である。
【図１９】ドレイン端の幅の設定条件を示す図である。
【図２０】従来の薄膜トランジスタの断面構造図であ
る。
る。
【図２１】従来の薄膜トランジスタの断面構造図であ
る。
る。
１ 基板
２ シリコン酸化膜
３ ゲート電極
４ ゲート絶縁膜
５ ポリシリコン膜
５ａ チャネル領域
５ａ’ チャネル領域
５ｂ ソース領域
５ｃ ドレイン領域
５ｄ オフセット領域
５ｄ’ オフセット領域
７ レジスト
８ 負電荷
２０ ポリシリコンパッド
２１ ポリシリコンパッド
３０ ポリシリコンパッド
３１ ポリシリコンパッド
３２ サイドウォール膜
３５ ゲート電極
３６ 正電荷
フロントページの続き
(56)参考文献 特開 平４−364074（ＪＰ，Ａ)
特開 昭57−134973（ＪＰ，Ａ)
特開 平４−129275（ＪＰ，Ａ)
特開 平５−102179（ＪＰ，Ａ)
特開 昭63−36573（ＪＰ，Ａ)
特開 昭57−13753（ＪＰ，Ａ)
特開 昭52−14383（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/786
Claims (10)
- 【請求項１】 Ｐ型のソース領域とＰ型のドレイン領域
とがチャネル領域とＮ型のオフセット領域とを挟むよう
に形成され、かつ前記チャネル領域と前記ドレイン領域
との間に前記オフセット領域が位置する活性層と、 前記活性層の一方の面上に形成された第１の絶縁膜と、 前記第１の絶縁膜を介して前記チャネル領域と対向する
位置に形成されたゲート電極と、 前記第１の絶縁膜を介して前記オフセット領域と対向す
る位置に形成され、不純物を含むことによって負の電荷
を形成する第２の絶縁膜とを備えたことを特徴とする薄
膜トランジスタ。 - 【請求項２】 Ｎ型のソース領域とＮ型のドレイン領域
とがチャネル領域とＰ型のオフセット領域とを挟むよう
に形成され、かつ前記チャネル領域と前記ドレイン領域
との間に前記オフセット領域が位置する活性層と、 前記活性層の一方の面上に形成された第１の絶縁膜と、 前記第１の絶縁膜を介して前記チャネル領域と対向する
位置に形成されたゲート電極と、 前記第１の絶縁膜を介して前記オフセット領域と対向す
る位置に形成され、不純物を含むことによって正の電荷
を形成する第２の絶縁膜とを備えたことを特徴とする薄
膜トランジスタ。 - 【請求項３】 Ｐ型のソース領域とＰ型のドレイン領域
とがチャネル領域とオフセット領域とを挟むように形成
され、かつ前記チャネル領域と前記ドレイン領域との間
に前記オフセット領域が位置する活性層と、 前記活性層の第１の面側に形成された第１の絶縁膜と、 前記第１の絶縁膜を介して前記チャネル領域と対向する
位置に形成されたゲート電極と、 前記活性層の第２の面側の前記オフセット領域と対向す
る位置に形成され、不純物を含むことによって負の電荷
を形成する第２の絶縁膜とを備えたことを特徴とする薄
膜トランジスタ。 - 【請求項４】 Ｎ型のソース領域とＮ型のドレイン領域
とがチャネル領域と オフセット領域とを挟むように形成
され、かつ前記チャネル領域と前記ドレイン領域との間
に前記オフセット領域が位置する活性層と、 前記活性層の第１の面側に形成された第１の絶縁膜と、 前記第１の絶縁膜を介して前記チャネル領域と対向する
位置に形成されたゲート電極と、 前記活性層の第２の面側の前記オフセット領域と対向す
る位置に形成され、不純物を含むことによって正の電荷
を形成する第２の絶縁膜とを備えたことを特徴とする薄
膜トランジスタ。 - 【請求項５】 ソース領域とドレイン領域とがチャネル
領域とオフセット領域とを挟むように形成され、かつ前
記チャネル領域と前記ドレイン領域との間に前記オフセ
ット領域が位置する活性層と、 前記活性層の一方の面上に形成された絶縁膜と、 前記絶縁膜を介して前記チャネル領域と対向する位置に
形成されたゲート電極と、 前記絶縁膜を介して前記オフセット領域と対向する位置
に形成され、前記ドレイン領域と接続された制御電極
と、 前記ゲート電極の側壁と前記制御電極の側壁とは前記絶
縁膜を介して対向しており、前記ゲート電極の側壁を覆
う導電体の第１のサイドウォール膜および前記制御電極
の側壁を覆う導電体の第２のサイドウォール膜とを備え
たことを特徴とする薄膜トランジスタ。 - 【請求項６】 ソース領域とドレイン領域とがチャネル
領域とオフセット領域とを挟むように形成され、かつ前
記チャネル領域と前記ドレイン領域との間に前記オフセ
ット領域が位置する第１導電型の活性層と、 前記活性層の一方の面上に形成された絶縁膜と、 前記絶縁膜を介して前記チャネル領域と対向する位置に
形成されたゲート電極とを備え、 前記絶縁膜中に閾値電圧をエンハンスメント型にするだ
けの電荷が含まれており、前記ソース領域と前記ドレイ
ン領域と前記チャネル領域と前記オフセット領域とが同
一導電型であることを特徴とする薄膜トランジスタ。 - 【請求項７】 ソース領域とドレイン領域とがチャネル
領域とオフセット領域とを挟むように形成され、かつ前
記チャネル領域と前記ドレイン領域との間に前記オフセ
ット領域が位置する活性層と、 前記活性層の一方の面上に形成された絶縁膜と、 前記絶縁膜を介して前記チャネル領域と対向する位置に
形成されたゲート電極とを備え、前記ソース領域および前記ドレイン領域は前記チャネル
領域と逆導電型であり、前記ゲート電極のゲート幅方向
での 前記ドレイン領域と前記オフセット領域との接合幅
は前記チャネル領域の幅よりも狭いことを特徴とする薄
膜トランジスタ。 - 【請求項８】 Ｐ型のソース領域とＰ型のドレイン領域
とがチャネル領域とＮ型のオフセット領域とを挟むよう
に形成され、かつ前記チャネル領域と前記ドレイン領域
との間に前記オフセット領域が位置する活性層と、 前記活性層の一方の面上に形成された第１の絶縁膜と、 前記第１の絶縁膜を介して前記チャネル領域と対向する
位置に形成されたゲート電極と、 前記第１の絶縁膜を介して前記オフセット領域と対向す
る位置に形成された第２の絶縁膜とを有する薄膜トラン
ジスタの製造方法において、 前記第２の絶縁膜中にフッ素をイオン注入する工程を備
えたことを特徴とする薄膜トランジスタの製造方法。 - 【請求項９】 Ｐ型のソース領域とＰ型のドレイン領域
とがチャネル領域とオフセット領域とを挟むように形成
され、かつ前記チャネル領域と前記ドレイン領域との間
に前記オフセット領域が位置する活性層と、 前記活性層の一方の面上に形成された絶縁膜と、 前記絶縁膜を介して前記チャネル領域と対向する位置に
形成されたゲート電極とを有する薄膜トランジスタの製
造方法において、 前記オフセット領域及び前記チャネル領域をマスクし、
前記絶縁膜中で正の電荷を形成するイオンを該イオンの
飛程が前記ゲート電極上の前記絶縁膜中にくるように設
定して注入する工程と、 前記活性層の全面に前記ソース領域及び前記ドレイン領
域と同一導電型を形成する不純物を注入する工程とを備
えたことを特徴とする薄膜トランジスタの製造方法。 - 【請求項１０】 Ｎ型のソース領域とＮ型のドレイン領
域とがチャネル領域とオフセット領域とを挟むように形
成され、かつ前記チャネル領域と前記ドレイン領域との
間に前記オフセット領域が位置する活性層と、 前記活性層の一方の面上に形成された絶縁膜と、 前記絶縁膜を介して前記チャネル領域と対向する位置に
形成されたゲート電極とを有する薄膜トランジスタの製
造方法において、 前記オフセット領域及び前記チャネル領域をマスクし、
前記絶縁膜中で負の電荷を形成するイオンを該イオンの
飛程が前記ゲート電極上の前記絶縁膜中にくるように設
定して注入する工程と、 前記活性層の全面に前記ソース領域及び前記ドレイン領
域と同一導電型を形成する不純物を注入する工程とを備
えたことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24281493A JP3386863B2 (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタ及びその製造方法 |
| US08/304,906 US5821585A (en) | 1993-09-29 | 1994-09-13 | Thin film transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24281493A JP3386863B2 (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106574A JPH07106574A (ja) | 1995-04-21 |
| JP3386863B2 true JP3386863B2 (ja) | 2003-03-17 |
Family
ID=17094691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24281493A Expired - Fee Related JP3386863B2 (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5821585A (ja) |
| JP (1) | JP3386863B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640023A (en) * | 1995-08-31 | 1997-06-17 | Sgs-Thomson Microelectronics, Inc. | Spacer-type thin-film polysilicon transistor for low-power memory devices |
| JP3006520B2 (ja) * | 1996-11-22 | 2000-02-07 | 日本電気株式会社 | 半導体装置 |
| US6048803A (en) * | 1997-08-19 | 2000-04-11 | Advanced Microdevices, Inc. | Method of fabricating a semiconductor device having fluorine bearing oxide between conductive lines |
| JP4896286B2 (ja) * | 2000-01-07 | 2012-03-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4772183B2 (ja) * | 2000-11-30 | 2011-09-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2005051140A (ja) | 2003-07-31 | 2005-02-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR100587073B1 (ko) * | 2004-04-19 | 2006-06-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| TWI243484B (en) * | 2004-12-10 | 2005-11-11 | Au Optronics Corp | Thin film transistor and method of making the same |
| US8482035B2 (en) | 2005-07-29 | 2013-07-09 | International Rectifier Corporation | Enhancement mode III-nitride transistors with single gate Dielectric structure |
| US8183595B2 (en) | 2005-07-29 | 2012-05-22 | International Rectifier Corporation | Normally off III-nitride semiconductor device having a programmable gate |
| US8841664B2 (en) * | 2011-03-04 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6671155B2 (ja) * | 2015-11-26 | 2020-03-25 | 三菱電機株式会社 | 薄膜トランジスタ基板 |
| KR20190099511A (ko) * | 2016-12-30 | 2019-08-27 | 선전 로욜 테크놀로지스 컴퍼니 리미티드 | 박막 트랜지스터, 표시 장치 및 박막 트랜지스터의 제조 방법 |
| CN113113511B (zh) * | 2021-04-12 | 2022-07-26 | 中国科学院半导体研究所 | 利用钝化层负电化抑制侧壁漏电流的探测器的制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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