JPH0513718A - 半導体メモリ装置及びその製法 - Google Patents
半導体メモリ装置及びその製法Info
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- JPH0513718A JPH0513718A JP3159083A JP15908391A JPH0513718A JP H0513718 A JPH0513718 A JP H0513718A JP 3159083 A JP3159083 A JP 3159083A JP 15908391 A JP15908391 A JP 15908391A JP H0513718 A JPH0513718 A JP H0513718A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 負荷を構成するＰ−ＴＦＴのゲート耐圧を大
幅に改善させ、更に位相シフト法を用いる、用いないに
関わらずゲート・ドレイン間にオフセットをセルフアラ
インにて形成できるようにすることにより、Ｐ−ＴＦＴ
のオフ電流を効果的に抑えると共に、再現性の向上並び
に特性の安定化を図る。 【構成】 ドライバトランジスタＴｒ1 及びアクセスト
ランジスタＴｒ5 上に層間絶縁膜を構成する平坦化膜４
を形成し、この平坦化膜４の表面に形成された２つの凹
部５及び６内に夫々多結晶シリコン層からなるＰ−ＴＦ
Ｔ（Ｔｒ4 ）のゲート電極７及びドレイン８を埋め込ん
で形成して、これら２つの凹部５及び６によりＰ−ＴＦ
Ｔ（Ｔｒ4 ）のゲート・ドレイン間のオフセット量ｔを
決定させる。そして、ゲート電極７上に、ゲート絶縁膜
１０を介してＰ−ＴＦＴの活性層１１を形成し、更に活
性層１１上に層間絶縁膜１３を介してビット線を形成し
て構成する。
幅に改善させ、更に位相シフト法を用いる、用いないに
関わらずゲート・ドレイン間にオフセットをセルフアラ
インにて形成できるようにすることにより、Ｐ−ＴＦＴ
のオフ電流を効果的に抑えると共に、再現性の向上並び
に特性の安定化を図る。 【構成】 ドライバトランジスタＴｒ1 及びアクセスト
ランジスタＴｒ5 上に層間絶縁膜を構成する平坦化膜４
を形成し、この平坦化膜４の表面に形成された２つの凹
部５及び６内に夫々多結晶シリコン層からなるＰ−ＴＦ
Ｔ（Ｔｒ4 ）のゲート電極７及びドレイン８を埋め込ん
で形成して、これら２つの凹部５及び６によりＰ−ＴＦ
Ｔ（Ｔｒ4 ）のゲート・ドレイン間のオフセット量ｔを
決定させる。そして、ゲート電極７上に、ゲート絶縁膜
１０を介してＰ−ＴＦＴの活性層１１を形成し、更に活
性層１１上に層間絶縁膜１３を介してビット線を形成し
て構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置、例
えばＳＲＡＭにおけるメモリセルの構成及びその製法に
関する。
えばＳＲＡＭにおけるメモリセルの構成及びその製法に
関する。
【０００２】
【従来の技術】近時、ＳＲＡＭの低消費電力化に有効な
ものとしてＣＭＯＳインバータを利用したＣＭＯＳ型Ｓ
ＲＡＭが注目されている。しかし、ＣＭＯＳ回路では、
Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタを分
離するための領域が必要であることから、高集積化に不
利になるという問題がある。
ものとしてＣＭＯＳインバータを利用したＣＭＯＳ型Ｓ
ＲＡＭが注目されている。しかし、ＣＭＯＳ回路では、
Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタを分
離するための領域が必要であることから、高集積化に不
利になるという問題がある。
【０００３】そこで、従来では、負荷として用いられる
Ｐ−ＭＯＳトランジスタを逆スタガー型のＴＦＴ（薄膜
トランジスタ）で構成することにより、ＣＭＯＳ型ＳＲ
ＡＭの高集積化を図っている。即ち、Ｐチャンネル型Ｔ
ＦＴ（以下、単にＰ−ＴＦＴと記す）をＮ−ＭＯＳトラ
ンジスタ上に積み重ね、Ｐ−ＴＦＴのゲートをＮ−ＭＯ
Ｓトランジスタのゲートと共用することにより、ＣＭＯ
Ｓ回路の占有面積が大幅に縮小化され、ＣＭＯＳ型ＳＲ
ＡＭの高集積化を容易に達成させることができる。
Ｐ−ＭＯＳトランジスタを逆スタガー型のＴＦＴ（薄膜
トランジスタ）で構成することにより、ＣＭＯＳ型ＳＲ
ＡＭの高集積化を図っている。即ち、Ｐチャンネル型Ｔ
ＦＴ（以下、単にＰ−ＴＦＴと記す）をＮ−ＭＯＳトラ
ンジスタ上に積み重ね、Ｐ−ＴＦＴのゲートをＮ−ＭＯ
Ｓトランジスタのゲートと共用することにより、ＣＭＯ
Ｓ回路の占有面積が大幅に縮小化され、ＣＭＯＳ型ＳＲ
ＡＭの高集積化を容易に達成させることができる。
【０００４】ところが、Ｐ−ＴＦＴを用いた場合、オフ
時のリーク電流（オフ電流）が大きくなるという新たな
問題が生じてきている。これは、主に多結晶シリコン層
で構成される活性層における結晶粒界でのトラップを介
したキャリアの電界放出（ｆｉｅｌｄ ｅｍｉｓｓｉｏ
ｎ）などが原因と考えられている。そこで、従来では、
結晶粒界によるトラップ密度を下げるために、活性層の
形成方法として薄膜のアモルファスシリコン層を成長さ
せた後、熱処理するという手法を採用している。
時のリーク電流（オフ電流）が大きくなるという新たな
問題が生じてきている。これは、主に多結晶シリコン層
で構成される活性層における結晶粒界でのトラップを介
したキャリアの電界放出（ｆｉｅｌｄ ｅｍｉｓｓｉｏ
ｎ）などが原因と考えられている。そこで、従来では、
結晶粒界によるトラップ密度を下げるために、活性層の
形成方法として薄膜のアモルファスシリコン層を成長さ
せた後、熱処理するという手法を採用している。
【０００５】また、製造上のばらつきを考慮して、オフ
電流を更に低減化させる必要があるが、その有効な手段
として、ゲート・ドレイン間にオフセットを設けること
があげられる。
電流を更に低減化させる必要があるが、その有効な手段
として、ゲート・ドレイン間にオフセットを設けること
があげられる。
【０００６】特に、従来では、上記オフセットを形成す
る方法として、微細パターンの形成が可能な位相シフト
法を用い、メモリセル内の２つのＰ−ＴＦＴの各ゲート
電極間の距離により、Ｐ−ＴＦＴのゲート・ドレイン間
のオフセット量をセルフアラインで決定するようにして
いる（文献ＩＥＤＭ９０ ４７７〜４８０「Ａ ５．９
μｍ2 ＳＵＰＥＲ ＬＯＷ ＰＯＷＥＲ ＳＲＡＭ
ＣＥＬＬ ＵＳＩＮＧＡ ＮＥＷ ＰＨＡＳＥ−ＳＨＩ
ＦＴ ＬＩＴＨＯＧＲＡＰＨＹ」参照）。
る方法として、微細パターンの形成が可能な位相シフト
法を用い、メモリセル内の２つのＰ−ＴＦＴの各ゲート
電極間の距離により、Ｐ−ＴＦＴのゲート・ドレイン間
のオフセット量をセルフアラインで決定するようにして
いる（文献ＩＥＤＭ９０ ４７７〜４８０「Ａ ５．９
μｍ2 ＳＵＰＥＲ ＬＯＷ ＰＯＷＥＲ ＳＲＡＭ
ＣＥＬＬ ＵＳＩＮＧＡ ＮＥＷ ＰＨＡＳＥ−ＳＨＩ
ＦＴ ＬＩＴＨＯＧＲＡＰＨＹ」参照）。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＳＲＡＭにおいては、位相シフト法を用いることから、
ＳＲＡＭ自体の構造及び製造プロセスが複雑になるとい
う問題がある。特に、Ｐ−ＴＦＴのゲート・チャンネル
間の耐圧が下地の影響を受け劣化するという不都合があ
る。また、Ｐ−ＴＦＴのゲート角部でのゲート耐圧も不
安がある。
ＳＲＡＭにおいては、位相シフト法を用いることから、
ＳＲＡＭ自体の構造及び製造プロセスが複雑になるとい
う問題がある。特に、Ｐ−ＴＦＴのゲート・チャンネル
間の耐圧が下地の影響を受け劣化するという不都合があ
る。また、Ｐ−ＴＦＴのゲート角部でのゲート耐圧も不
安がある。
【０００８】一方、位相シフト法にも、位相シフタの膜
厚制御の問題、位相シフトレチクル作成法の確立、位相
シフタの効率のよい配置法など、検討すべき問題点がま
だ多数存在するため、ＳＲＡＭの再現性及び特性の安定
性を図るうえで有効な手段とはいえない。
厚制御の問題、位相シフトレチクル作成法の確立、位相
シフタの効率のよい配置法など、検討すべき問題点がま
だ多数存在するため、ＳＲＡＭの再現性及び特性の安定
性を図るうえで有効な手段とはいえない。
【０００９】本発明は、このような課題に鑑み成された
もので、その目的とするところは、負荷を構成するＰ−
ＴＦＴのゲート耐圧を大幅に改善することができる半導
体メモリ装置を提供することにある。
もので、その目的とするところは、負荷を構成するＰ−
ＴＦＴのゲート耐圧を大幅に改善することができる半導
体メモリ装置を提供することにある。
【００１０】また、本発明は、負荷を構成するＰ−ＴＦ
Ｔのゲート耐圧を大幅に改善することができ、更に位相
シフト法を用いる、用いないに関わらずゲート・ドレイ
ン間にオフセットをセルフアラインにて形成することが
でき、Ｐ−ＴＦＴのオフ電流を効果的に抑えることがで
きると共に、再現性の向上並びに特性の安定化を図るこ
とができる半導体メモリ装置を提供することにある。
Ｔのゲート耐圧を大幅に改善することができ、更に位相
シフト法を用いる、用いないに関わらずゲート・ドレイ
ン間にオフセットをセルフアラインにて形成することが
でき、Ｐ−ＴＦＴのオフ電流を効果的に抑えることがで
きると共に、再現性の向上並びに特性の安定化を図るこ
とができる半導体メモリ装置を提供することにある。
【００１１】また、本発明は、上記半導体メモリ装置を
容易に、かつ再現性よく作製することができる半導体メ
モリ装置の製法を提供することにある。
容易に、かつ再現性よく作製することができる半導体メ
モリ装置の製法を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、一対のドライ
バトランジスタＴｒ1 及びＴｒ2 と該ドライバトランジ
スタＴｒ1 及びＴｒ2 上に積層された一対の半導体薄膜
トランジスタＴｒ3 及びＴｒ4 からなる負荷により形成
されたフリップフロップ回路ＦＦと、一対のアクセスト
ランジスタＴｒ５及びＴｒ６からメモリセルが構成され
た半導体メモリ装置において、上記ドライバトランジス
タＴｒ1 （及びＴｒ2 ）上に形成された層間絶縁膜を平
坦化膜４により形成し、上記半導体薄膜トランジスタＴ
ｒ4 （及びＴｒ3 ）のゲート電極７を、上記平坦化膜４
に形成された凹部５内に埋め込んで形成し、上記ゲート
電極７上にゲート絶縁膜１０を介して上記半導体薄膜ト
ランジスタＴｒ4 （及びＴｒ3 ）の活性層１１を構成す
る半導体薄膜を形成して構成する。
バトランジスタＴｒ1 及びＴｒ2 と該ドライバトランジ
スタＴｒ1 及びＴｒ2 上に積層された一対の半導体薄膜
トランジスタＴｒ3 及びＴｒ4 からなる負荷により形成
されたフリップフロップ回路ＦＦと、一対のアクセスト
ランジスタＴｒ５及びＴｒ６からメモリセルが構成され
た半導体メモリ装置において、上記ドライバトランジス
タＴｒ1 （及びＴｒ2 ）上に形成された層間絶縁膜を平
坦化膜４により形成し、上記半導体薄膜トランジスタＴ
ｒ4 （及びＴｒ3 ）のゲート電極７を、上記平坦化膜４
に形成された凹部５内に埋め込んで形成し、上記ゲート
電極７上にゲート絶縁膜１０を介して上記半導体薄膜ト
ランジスタＴｒ4 （及びＴｒ3 ）の活性層１１を構成す
る半導体薄膜を形成して構成する。
【００１３】また、本発明は、上記半導体メモリ装置に
おいて、上記ドライバトランジスタＴｒ1 （及びＴ
ｒ2 ）上に形成された層間絶縁膜を平坦化膜４により形
成し、上記半導体薄膜トランジスタＴｒ4 （及びＴ
ｒ3 ）のゲート電極７及びドレイン８を、上記平坦化膜
４に形成された２つの凹部５及び６内に夫々埋め込んで
形成し、これら２つの凹部５及び６により上記半導体薄
膜トランジスタＴｒ4 （及びＴｒ3 ）のゲート・ドレイ
ン間のオフセット量ｔを決定させて構成する。
おいて、上記ドライバトランジスタＴｒ1 （及びＴ
ｒ2 ）上に形成された層間絶縁膜を平坦化膜４により形
成し、上記半導体薄膜トランジスタＴｒ4 （及びＴ
ｒ3 ）のゲート電極７及びドレイン８を、上記平坦化膜
４に形成された２つの凹部５及び６内に夫々埋め込んで
形成し、これら２つの凹部５及び６により上記半導体薄
膜トランジスタＴｒ4 （及びＴｒ3 ）のゲート・ドレイ
ン間のオフセット量ｔを決定させて構成する。
【００１４】また、本発明は、上記半導体メモリ装置の
製法において、上記ドライバトランジスタＴｒ1 （及び
Ｔｒ2 ）上に層間絶縁膜となる平坦化膜４を形成した
後、該平坦化膜４に複数の凹部５及び６を形成し、その
後、該凹部５及び６内に半導体層を埋め込んで夫々上記
半導体薄膜トランジスタＴｒ4 （及びＴｒ3 ）のゲート
電極７及びドレイン８を形成した後、上記ゲート電極７
上にゲート絶縁膜１０を介して上記半導体薄膜トランジ
スタＴｒ4 （及びＴｒ3 ）の活性層１１を構成する半導
体膜を形成する。
製法において、上記ドライバトランジスタＴｒ1 （及び
Ｔｒ2 ）上に層間絶縁膜となる平坦化膜４を形成した
後、該平坦化膜４に複数の凹部５及び６を形成し、その
後、該凹部５及び６内に半導体層を埋め込んで夫々上記
半導体薄膜トランジスタＴｒ4 （及びＴｒ3 ）のゲート
電極７及びドレイン８を形成した後、上記ゲート電極７
上にゲート絶縁膜１０を介して上記半導体薄膜トランジ
スタＴｒ4 （及びＴｒ3 ）の活性層１１を構成する半導
体膜を形成する。
【００１５】特に、この場合、上記平坦化膜４内にＳｉ
Ｎ膜３３を介在させ、該ＳｉＮ膜３３を上記凹部５及び
６の形成に供するストッパとして利用してもよいし、上
記半導体薄膜トランジスタＴｒ4 （及びＴｒ3 ）の活性
層１１を構成する上記半導体膜上に水素化ＳｉＮ膜３４
を形成するようにしてもよい。
Ｎ膜３３を介在させ、該ＳｉＮ膜３３を上記凹部５及び
６の形成に供するストッパとして利用してもよいし、上
記半導体薄膜トランジスタＴｒ4 （及びＴｒ3 ）の活性
層１１を構成する上記半導体膜上に水素化ＳｉＮ膜３４
を形成するようにしてもよい。
【００１６】
【作用】上述の本発明の第１の構成によれば、ドライバ
トランジスタＴｒ1（及びＴｒ 2 ）上に形成された層間
絶縁膜を平坦化膜４により形成し、上記半導体薄膜トラ
ンジスタＴｒ4 （及びＴｒ3）のゲート電極７を、上記
平坦化膜４に形成された凹部５内に埋め込んで形成する
ようにしたので、ゲート電極７は、下地の形状等に影響
を受けるということがなくなる。このことから、半導体
薄膜トランジスタＴｒ4 （及びＴｒ3 ）のゲート耐圧及
びゲート角部での耐圧を大幅に改善することができる。
トランジスタＴｒ1（及びＴｒ 2 ）上に形成された層間
絶縁膜を平坦化膜４により形成し、上記半導体薄膜トラ
ンジスタＴｒ4 （及びＴｒ3）のゲート電極７を、上記
平坦化膜４に形成された凹部５内に埋め込んで形成する
ようにしたので、ゲート電極７は、下地の形状等に影響
を受けるということがなくなる。このことから、半導体
薄膜トランジスタＴｒ4 （及びＴｒ3 ）のゲート耐圧及
びゲート角部での耐圧を大幅に改善することができる。
【００１７】また、上述の本発明の第２の構成によれ
ば、ドライバトランジスタＴｒ1 （及びＴｒ2 ）上に形
成された層間絶縁膜を平坦化膜４により形成し、上記半
導体薄膜トランジスタＴｒ4 （及びＴｒ3 ）のゲート電
極７及びドレイン８を、上記平坦化膜４に形成された２
つの凹部５及び６内に夫々埋め込んで形成し、これら２
つの凹部５及び６により上記半導体薄膜トランジスタＴ
ｒ4 （及びＴｒ3 ）のゲート・ドレイン間のオフセット
量ｔを決定するようにしたので、半導体薄膜トランジス
タＴｒ4 （及びＴｒ3 ）のゲート耐圧及びゲート角部で
の耐圧を大幅に改善できることはもちろんのこと、半導
体薄膜トランジスタＴｒ4 （及びＴｒ3 ）のゲート・ド
レイン間のオフセットを、位相シフト法を用いる、用い
ないに関わらずセルフアラインにて形成することができ
る。その結果、半導体薄膜トランジスタＴｒ4 （及びＴ
ｒ3 ）のオフ電流を効果的に抑えることができると共
に、半導体メモリ装置自体の再現性の向上並びに特性の
安定化を図ることができる。
ば、ドライバトランジスタＴｒ1 （及びＴｒ2 ）上に形
成された層間絶縁膜を平坦化膜４により形成し、上記半
導体薄膜トランジスタＴｒ4 （及びＴｒ3 ）のゲート電
極７及びドレイン８を、上記平坦化膜４に形成された２
つの凹部５及び６内に夫々埋め込んで形成し、これら２
つの凹部５及び６により上記半導体薄膜トランジスタＴ
ｒ4 （及びＴｒ3 ）のゲート・ドレイン間のオフセット
量ｔを決定するようにしたので、半導体薄膜トランジス
タＴｒ4 （及びＴｒ3 ）のゲート耐圧及びゲート角部で
の耐圧を大幅に改善できることはもちろんのこと、半導
体薄膜トランジスタＴｒ4 （及びＴｒ3 ）のゲート・ド
レイン間のオフセットを、位相シフト法を用いる、用い
ないに関わらずセルフアラインにて形成することができ
る。その結果、半導体薄膜トランジスタＴｒ4 （及びＴ
ｒ3 ）のオフ電流を効果的に抑えることができると共
に、半導体メモリ装置自体の再現性の向上並びに特性の
安定化を図ることができる。
【００１８】また、上述の本発明の製法によれば、上記
第２の構成に係る半導体メモリ装置を容易に、かつ再現
性よく作製することができる。この場合、上記平坦化膜
４内にＳｉＮ膜３３を介在させ、該ＳｉＮ膜３３を上記
凹部５及び６の形成に供するストッパとして利用すれ
ば、凹部５及び６の形成が容易になると共に、凹部５及
び６の形成に関するばらつきを低減することができる。
これは、半導体メモリ装置の再現性並びにゲート耐圧の
より一層の改善につながる。
第２の構成に係る半導体メモリ装置を容易に、かつ再現
性よく作製することができる。この場合、上記平坦化膜
４内にＳｉＮ膜３３を介在させ、該ＳｉＮ膜３３を上記
凹部５及び６の形成に供するストッパとして利用すれ
ば、凹部５及び６の形成が容易になると共に、凹部５及
び６の形成に関するばらつきを低減することができる。
これは、半導体メモリ装置の再現性並びにゲート耐圧の
より一層の改善につながる。
【００１９】また、半導体薄膜トランジスタＴｒ4 （及
びＴｒ3）の活性層１１を構成する上記半導体膜上に水
素化ＳｉＮ膜３４を形成するようにすれば、該水素化Ｓ
ｉＮ膜３４が半導体薄膜トランジスタＴｒ4 （及びＴｒ
3 ）の活性層１１に対する水素供給源となるため、活性
層１１のダングリング・ボンドに水素を結合させる所謂
水素化を効率よく行うことができ、半導体薄膜トランジ
スタＴｒ4 （及びＴｒ 3）のオフ電流を大幅に低減させ
ることができる。
びＴｒ3）の活性層１１を構成する上記半導体膜上に水
素化ＳｉＮ膜３４を形成するようにすれば、該水素化Ｓ
ｉＮ膜３４が半導体薄膜トランジスタＴｒ4 （及びＴｒ
3 ）の活性層１１に対する水素供給源となるため、活性
層１１のダングリング・ボンドに水素を結合させる所謂
水素化を効率よく行うことができ、半導体薄膜トランジ
スタＴｒ4 （及びＴｒ 3）のオフ電流を大幅に低減させ
ることができる。
【００２０】
【実施例】以下、図１〜図９を参照しながら本発明の実
施例を説明する。図１は、本実施例に係る半導体メモリ
装置、特にＣＭＯＳインバータを用いたＣＭＯＳ型ＳＲ
ＡＭの要部（メモリセル）を示す構成図である。
施例を説明する。図１は、本実施例に係る半導体メモリ
装置、特にＣＭＯＳインバータを用いたＣＭＯＳ型ＳＲ
ＡＭの要部（メモリセル）を示す構成図である。
【００２１】ＣＭＯＳ型ＳＲＡＭは、図２の等価回路図
に示すように、一対のドライバトランジスタ（Ｎ−ＭＯ
Ｓトランジスタ）Ｔｒ1 及びＴｒ2 と該ドライバトラン
ジスタに接続された一対のＰチャンネル型ＴＦＴ（以
下、単にＰ−ＴＦＴと記す）Ｔｒ3 及びＴｒ4 からなる
負荷により形成されたフリップフロップ回路ＦＦと、一
対のアクセストランジスタ（Ｎ−ＭＯＳトランジスタ）
Ｔｒ5 及びＴｒ6 とからメモリセルが構成されている。
尚、図において、ＷＬはワード線、ＢＬ及び反転ＢＬは
ビット線である。
に示すように、一対のドライバトランジスタ（Ｎ−ＭＯ
Ｓトランジスタ）Ｔｒ1 及びＴｒ2 と該ドライバトラン
ジスタに接続された一対のＰチャンネル型ＴＦＴ（以
下、単にＰ−ＴＦＴと記す）Ｔｒ3 及びＴｒ4 からなる
負荷により形成されたフリップフロップ回路ＦＦと、一
対のアクセストランジスタ（Ｎ−ＭＯＳトランジスタ）
Ｔｒ5 及びＴｒ6 とからメモリセルが構成されている。
尚、図において、ＷＬはワード線、ＢＬ及び反転ＢＬは
ビット線である。
【００２２】このＳＲＡＭは、図１に示すように、ドラ
イバトランジスタＴｒ1 のゲート電極１及びアクセスト
ランジスタＴｒ5 のゲート電極（ワード線ＷＬ）２が第
１層目のタングステンポリサイド層にて形成され、ビッ
ト線取出し部３が第２層目のタングステンポリサイド層
にて形成され、更にビット線取出し部３とビット線（反
転ＢＬ）とが接続されて構成されている。
イバトランジスタＴｒ1 のゲート電極１及びアクセスト
ランジスタＴｒ5 のゲート電極（ワード線ＷＬ）２が第
１層目のタングステンポリサイド層にて形成され、ビッ
ト線取出し部３が第２層目のタングステンポリサイド層
にて形成され、更にビット線取出し部３とビット線（反
転ＢＬ）とが接続されて構成されている。
【００２３】しかして、本例においては、ドライバトラ
ンジスタＴｒ1 及びアクセストランジスタＴｒ5 上に層
間絶縁膜を構成する平坦化膜４が形成され、この平坦化
膜４の表面に形成された２つの凹部５及び６内に夫々多
結晶シリコン層からなるＰ−ＴＦＴ（Ｔｒ4 ）のゲート
電極７及びドレイン８が埋め込まれて形成されている。
特にドレイン８は開口９を通じてドライバトランジスタ
Ｔｒ1 のゲート電極１に接続されている。また、このド
レイン８は他方のＰ−ＴＦＴ（Ｔｒ3 ：図２参照）のゲ
ート電極を構成する。
ンジスタＴｒ1 及びアクセストランジスタＴｒ5 上に層
間絶縁膜を構成する平坦化膜４が形成され、この平坦化
膜４の表面に形成された２つの凹部５及び６内に夫々多
結晶シリコン層からなるＰ−ＴＦＴ（Ｔｒ4 ）のゲート
電極７及びドレイン８が埋め込まれて形成されている。
特にドレイン８は開口９を通じてドライバトランジスタ
Ｔｒ1 のゲート電極１に接続されている。また、このド
レイン８は他方のＰ−ＴＦＴ（Ｔｒ3 ：図２参照）のゲ
ート電極を構成する。
【００２４】上記ゲート電極７上には、ＳｉＯ2 からな
るゲート絶縁膜１０が形成され、このゲート絶縁膜１０
上にＰ−ＴＦＴの活性層１１を構成する薄膜の多結晶シ
リコン層が形成されている。ゲート絶縁膜１０は、下層
のゲート電極７が平坦化膜４に形成された凹部５内に埋
め込まれていることから、ほぼ平坦な形状で形成され
る。また、ドレイン８はゲート絶縁膜１０に形成された
開口１２を通じて上記活性層１１と接続されている。
るゲート絶縁膜１０が形成され、このゲート絶縁膜１０
上にＰ−ＴＦＴの活性層１１を構成する薄膜の多結晶シ
リコン層が形成されている。ゲート絶縁膜１０は、下層
のゲート電極７が平坦化膜４に形成された凹部５内に埋
め込まれていることから、ほぼ平坦な形状で形成され
る。また、ドレイン８はゲート絶縁膜１０に形成された
開口１２を通じて上記活性層１１と接続されている。
【００２５】そして、活性層１１を含む全面にＳｉＯ2
からなる層間絶縁膜１３が形成され、この層間絶縁膜１
３上にビット線（反転ＢＬ）が形成されて本例に係るＳ
ＲＡＭが構成されている。特に、本例では、Ｐ−ＴＦＴ
（Ｔｒ4 ）のゲート・ドレイン間のオフセット量ｔがゲ
ート電極７とドレイン８が夫々埋め込まれた各凹部５及
び６間の距離にて決定されている。尚、１４ａ及び１４
ｂはＮ型のソース・ドレイン領域、１５はＰ−ＴＦＴ
（Ｔｒ4 ）のソースである。
からなる層間絶縁膜１３が形成され、この層間絶縁膜１
３上にビット線（反転ＢＬ）が形成されて本例に係るＳ
ＲＡＭが構成されている。特に、本例では、Ｐ−ＴＦＴ
（Ｔｒ4 ）のゲート・ドレイン間のオフセット量ｔがゲ
ート電極７とドレイン８が夫々埋め込まれた各凹部５及
び６間の距離にて決定されている。尚、１４ａ及び１４
ｂはＮ型のソース・ドレイン領域、１５はＰ−ＴＦＴ
（Ｔｒ4 ）のソースである。
【００２６】上述のように、本例によれば、ドライバト
ランジスタＴｒ1 上に形成された層間絶縁膜を平坦化膜
４により形成し、Ｐ−ＴＦＴ（Ｔｒ4 ）のゲート電極７
を、平坦化膜４に形成された凹部５内に埋め込んで形成
するようにしたので、Ｐ−ＴＦＴ（Ｔｒ4 ）のゲート電
極７は、下地の形状等に影響を受けることがなくなる。
このことから、Ｐ−ＴＦＴ（Ｔｒ4 ）のゲート耐圧及び
ゲート角部での耐圧を大幅に改善することができる。
ランジスタＴｒ1 上に形成された層間絶縁膜を平坦化膜
４により形成し、Ｐ−ＴＦＴ（Ｔｒ4 ）のゲート電極７
を、平坦化膜４に形成された凹部５内に埋め込んで形成
するようにしたので、Ｐ−ＴＦＴ（Ｔｒ4 ）のゲート電
極７は、下地の形状等に影響を受けることがなくなる。
このことから、Ｐ−ＴＦＴ（Ｔｒ4 ）のゲート耐圧及び
ゲート角部での耐圧を大幅に改善することができる。
【００２７】また、Ｐ−ＴＦＴ（Ｔｒ4 ）のドレイン８
を上記ゲート電極７と同様に平坦化膜４の表面に形成し
た凹部６内に埋め込んで形成し、これら２つの凹部５及
び６によりＰ−ＴＦＴ（Ｔｒ4 ）のゲート・ドレイン間
のオフセット量ｔを決定するようにしたので、Ｐ−ＴＦ
Ｔのゲート・ドレイン間のオフセットを、位相シフト法
を用いる、用いないに関わらずセルフアラインにて形成
することができる。その結果、Ｐ−ＴＦＴのオフ電流を
効果的に抑えることができると共に、ＳＲＡＭ自体の再
現性の向上並びに特性の安定化を図ることができる。
を上記ゲート電極７と同様に平坦化膜４の表面に形成し
た凹部６内に埋め込んで形成し、これら２つの凹部５及
び６によりＰ−ＴＦＴ（Ｔｒ4 ）のゲート・ドレイン間
のオフセット量ｔを決定するようにしたので、Ｐ−ＴＦ
Ｔのゲート・ドレイン間のオフセットを、位相シフト法
を用いる、用いないに関わらずセルフアラインにて形成
することができる。その結果、Ｐ−ＴＦＴのオフ電流を
効果的に抑えることができると共に、ＳＲＡＭ自体の再
現性の向上並びに特性の安定化を図ることができる。
【００２８】次に、上記実施例に係るＳＲＡＭの製法を
図３〜図７に基いて説明する。尚、図１と対応するもの
については同符号を記す。また、以下の説明では、ドラ
イバトランジスタＴｒ1 、Ｐ−ＴＦＴ（Ｔｒ4 ）及びア
クセストランジスタＴｒ5 を主体にして説明し、ドライ
バトランジスタＴｒ2 、Ｐ−ＴＦＴ（Ｔｒ3 ）及びアク
セストランジスタＴｒ6 の説明については同様の製造工
程を踏むため省略する。
図３〜図７に基いて説明する。尚、図１と対応するもの
については同符号を記す。また、以下の説明では、ドラ
イバトランジスタＴｒ1 、Ｐ−ＴＦＴ（Ｔｒ4 ）及びア
クセストランジスタＴｒ5 を主体にして説明し、ドライ
バトランジスタＴｒ2 、Ｐ−ＴＦＴ（Ｔｒ3 ）及びアク
セストランジスタＴｒ6 の説明については同様の製造工
程を踏むため省略する。
【００２９】まず、図３Ａに示すように、Ｐ型のウェル
領域２１上に選択酸化（ＬＯＣＯＳ）によるフィールド
絶縁層２２を形成する。その後、全面に第１層目のタン
グステンポリサイド層を形成した後、該ポリサイド層を
パターニングしてドライバトランジスタＴｒ1 のゲート
電極１及びアクセストランジスタＴｒ5 のゲート電極
（ワード線ＷＬ）２を形成する。その後、ゲート電極１
及び２をマスクとしてＮ型の不純物をイオン注入してウ
ェル領域２２の表面にＮ型のソース・ドレイン領域１４
ａ及び１４ｂを形成する。
領域２１上に選択酸化（ＬＯＣＯＳ）によるフィールド
絶縁層２２を形成する。その後、全面に第１層目のタン
グステンポリサイド層を形成した後、該ポリサイド層を
パターニングしてドライバトランジスタＴｒ1 のゲート
電極１及びアクセストランジスタＴｒ5 のゲート電極
（ワード線ＷＬ）２を形成する。その後、ゲート電極１
及び２をマスクとしてＮ型の不純物をイオン注入してウ
ェル領域２２の表面にＮ型のソース・ドレイン領域１４
ａ及び１４ｂを形成する。
【００３０】次に、図３Ｂに示すように、全面に例えば
ＳｉＯ2 からなる層間絶縁膜２３を形成した後、該層間
絶縁膜２３上に第２層目のタングステンポリサイド層を
形成し、その後、該ポリサイド層をパターニングしてビ
ット線取出し部３を形成する。このとき、ビット線取出
し部３と同時に電源線（Ｖｓｓライン）を形成してもよ
い。その後、全面に例えばリフロー膜４Ｒを形成する。
ＳｉＯ2 からなる層間絶縁膜２３を形成した後、該層間
絶縁膜２３上に第２層目のタングステンポリサイド層を
形成し、その後、該ポリサイド層をパターニングしてビ
ット線取出し部３を形成する。このとき、ビット線取出
し部３と同時に電源線（Ｖｓｓライン）を形成してもよ
い。その後、全面に例えばリフロー膜４Ｒを形成する。
【００３１】次に、図３Ｃに示すように、熱処理を施し
てリフロー膜４Ｒを平坦化させて平坦化膜４とする。
尚、上記リフロー膜４Ｒの代わりにＳＯＧ等の塗布膜を
平坦化膜４として用いてもよい。
てリフロー膜４Ｒを平坦化させて平坦化膜４とする。
尚、上記リフロー膜４Ｒの代わりにＳＯＧ等の塗布膜を
平坦化膜４として用いてもよい。
【００３２】次に、図４Ａに示すように、平坦化膜４の
表面中、Ｐ−ＴＦＴ（Ｔｒ4 ）のゲート電極及びドレイ
ンが形成される部分に夫々凹部５及び６を形成する。更
に、一方の凹部６の底部にドライバトランジスタＴｒ1
のゲート電極１まで通じる開口９を形成する。この時点
で凹部５及び６間の距離にてゲート・ドレイン間のオフ
セット量ｔが決定される。
表面中、Ｐ−ＴＦＴ（Ｔｒ4 ）のゲート電極及びドレイ
ンが形成される部分に夫々凹部５及び６を形成する。更
に、一方の凹部６の底部にドライバトランジスタＴｒ1
のゲート電極１まで通じる開口９を形成する。この時点
で凹部５及び６間の距離にてゲート・ドレイン間のオフ
セット量ｔが決定される。
【００３３】上記凹部５及び６の形成は、まず、図６Ａ
に示すように、Ｐ−ＴＦＴ（Ｔｒ4 ）のゲート電極７が
形成される部分に対応した箇所に開口２４を有する第１
のフォトレジストマスク２５を形成した後、上記開口２
４から露出する平坦化膜４をエッチングにより一部除去
して平坦化膜４の表面に深さ約５００Å程度の凹部５を
形成する。
に示すように、Ｐ−ＴＦＴ（Ｔｒ4 ）のゲート電極７が
形成される部分に対応した箇所に開口２４を有する第１
のフォトレジストマスク２５を形成した後、上記開口２
４から露出する平坦化膜４をエッチングにより一部除去
して平坦化膜４の表面に深さ約５００Å程度の凹部５を
形成する。
【００３４】その後、図６Ｂに示すように、上記第１の
フォトレジストマスク２５を剥離した後、Ｐ−ＴＦＴ
（Ｔｒ4 ）のドレイン８が形成される部分に対応した箇
所に開口２６を有する第２のフォトレジストマスク２７
を形成する。その後、上記開口２６から露出する平坦化
膜４をエッチングにより一部除去して平坦化膜４の表面
に深さ約５００Å程度の凹部６を形成する。
フォトレジストマスク２５を剥離した後、Ｐ−ＴＦＴ
（Ｔｒ4 ）のドレイン８が形成される部分に対応した箇
所に開口２６を有する第２のフォトレジストマスク２７
を形成する。その後、上記開口２６から露出する平坦化
膜４をエッチングにより一部除去して平坦化膜４の表面
に深さ約５００Å程度の凹部６を形成する。
【００３５】そして、図６Ｃに示すように、上記第２の
フォトレジストマスクを剥離した後、一方の凹部６中、
ドライバトランジスタＴｒ1 のゲート電極１に通ずる開
口９が形成される部分に対応した箇所に開口２８を有す
る第３のフォトレジストマスク２９を形成する。その
後、上記開口２８から露出する平坦化膜４及びその下層
の層間絶縁膜２３をエッチング除去して凹部６の底部に
ゲート電極１まで通じる開口９を形成する（図４Ａ参
照）。
フォトレジストマスクを剥離した後、一方の凹部６中、
ドライバトランジスタＴｒ1 のゲート電極１に通ずる開
口９が形成される部分に対応した箇所に開口２８を有す
る第３のフォトレジストマスク２９を形成する。その
後、上記開口２８から露出する平坦化膜４及びその下層
の層間絶縁膜２３をエッチング除去して凹部６の底部に
ゲート電極１まで通じる開口９を形成する（図４Ａ参
照）。
【００３６】この開口９の形成は、図７に示すように、
上記平坦化膜４の形成後、凹部５及び６の形成前に行う
ようにしてもよい。即ち、図７Ａに示すように、平坦化
膜４を形成した後、第３のフォトレジストマスク２９を
形成し、その後、フォトレジストマスク２９の開口２８
から露出する平坦化膜４及びその下層の層間絶縁膜２３
をエッチング除去してゲート電極１まで通じる開口９を
形成する。
上記平坦化膜４の形成後、凹部５及び６の形成前に行う
ようにしてもよい。即ち、図７Ａに示すように、平坦化
膜４を形成した後、第３のフォトレジストマスク２９を
形成し、その後、フォトレジストマスク２９の開口２８
から露出する平坦化膜４及びその下層の層間絶縁膜２３
をエッチング除去してゲート電極１まで通じる開口９を
形成する。
【００３７】その後、図７Ｂに示すように、上記第３の
フォトレジストマスクを剥離した後、第１のフォトレジ
ストマスク２５を形成し、その開口２４から露出する平
坦化膜４をエッチングにより一部除去して平坦化膜４の
表面に深さ約５００Å程度の凹部５を形成する。
フォトレジストマスクを剥離した後、第１のフォトレジ
ストマスク２５を形成し、その開口２４から露出する平
坦化膜４をエッチングにより一部除去して平坦化膜４の
表面に深さ約５００Å程度の凹部５を形成する。
【００３８】その後、図７Ｃに示すように、上記第１の
フォトレジストマスク２５を剥離した後、第２のフォト
レジストマスク２７を形成し、次いで、その開口２８か
ら露出する平坦化膜４をエッチングにより一部除去して
平坦化膜４の表面に深さ約５００Å程度の凹部６を形成
する。
フォトレジストマスク２５を剥離した後、第２のフォト
レジストマスク２７を形成し、次いで、その開口２８か
ら露出する平坦化膜４をエッチングにより一部除去して
平坦化膜４の表面に深さ約５００Å程度の凹部６を形成
する。
【００３９】上記凹部５及び６の形成時、位相シフト法
を用いてもよいが、本例の場合、先に示した文献ＩＥＤ
Ｍ９０ ４７７〜４８０「Ａ ５．９μｍ2 ＳＵＰＥ
ＲＬＯＷ ＰＯＷＥＲ ＳＲＡＭ ＣＥＬＬ ＵＳＩＮ
ＧＡ ＮＥＷ ＰＨＡＳＥ−ＳＨＩＦＴ ＬＩＴＨＯＧ
ＲＡＰＨＹ」のように、Ｐ−ＴＦＴ（Ｔｒ4 ）における
ゲート電極７の残しパターンにより、ゲート・ドレイン
間のオフセット量ｔを決定するのではなく、Ｐ−ＴＦＴ
（Ｔｒ4 ）のゲート電極７が形成される平坦化膜４表面
の凹部５、即ち抜きパターンによりオフセット量ｔを決
定するので、図６Ａ及び図６Ｂ（あるいは図７Ｂ及び図
７Ｃ）に示すように、２回のフォトリソグラフィー技術
により形成可能である。即ち、通常のフォトリソグラフ
ィー技術により形成可能である。
を用いてもよいが、本例の場合、先に示した文献ＩＥＤ
Ｍ９０ ４７７〜４８０「Ａ ５．９μｍ2 ＳＵＰＥ
ＲＬＯＷ ＰＯＷＥＲ ＳＲＡＭ ＣＥＬＬ ＵＳＩＮ
ＧＡ ＮＥＷ ＰＨＡＳＥ−ＳＨＩＦＴ ＬＩＴＨＯＧ
ＲＡＰＨＹ」のように、Ｐ−ＴＦＴ（Ｔｒ4 ）における
ゲート電極７の残しパターンにより、ゲート・ドレイン
間のオフセット量ｔを決定するのではなく、Ｐ−ＴＦＴ
（Ｔｒ4 ）のゲート電極７が形成される平坦化膜４表面
の凹部５、即ち抜きパターンによりオフセット量ｔを決
定するので、図６Ａ及び図６Ｂ（あるいは図７Ｂ及び図
７Ｃ）に示すように、２回のフォトリソグラフィー技術
により形成可能である。即ち、通常のフォトリソグラフ
ィー技術により形成可能である。
【００４０】次に、図４Ｂに示すように、全面に厚み約
１０００Å程度の多結晶シリコン層３０を形成した後、
該多結晶シリコン層３０上にレジストエッチバックのた
めのレジスト膜３１を形成する。このレジスト膜３１と
しては、例えばＳＯＧやプラズマＳｉＮ膜等を用いるこ
とができる。
１０００Å程度の多結晶シリコン層３０を形成した後、
該多結晶シリコン層３０上にレジストエッチバックのた
めのレジスト膜３１を形成する。このレジスト膜３１と
しては、例えばＳＯＧやプラズマＳｉＮ膜等を用いるこ
とができる。
【００４１】次に、図４Ｃに示すように、エッチバック
を行って多結晶シリコン層３０を平坦化膜４表面に形成
された凹部５及び６内に埋め込む。この時点で多結晶シ
リコン層３０によるＰ−ＴＦＴ（Ｔｒ4 ）のゲート電極
７及びドレイン８が形成される。
を行って多結晶シリコン層３０を平坦化膜４表面に形成
された凹部５及び６内に埋め込む。この時点で多結晶シ
リコン層３０によるＰ−ＴＦＴ（Ｔｒ4 ）のゲート電極
７及びドレイン８が形成される。
【００４２】次に、図５Ａに示すように、ゲート電極７
を含む全面に厚み約２００ÅのＴＥＯＳ（ｔｅｔｒａｅ
ｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）からなるゲー
ト絶縁膜１０を形成する。
を含む全面に厚み約２００ÅのＴＥＯＳ（ｔｅｔｒａｅ
ｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）からなるゲー
ト絶縁膜１０を形成する。
【００４３】次に、図５Ｂに示すように、ゲート絶縁膜
１０に開口１２を形成して、ドレイン８を露出させた
後、全面にＰ−ＴＦＴ（Ｔｒ4 ）の活性層１１となる薄
膜の多結晶シリコン層を形成し、その後、該薄膜の多結
晶シリコン層をパターニングして活性層１１を形成す
る。この活性層１１の形成においては、例えば薄膜のア
モルファスシリコン膜を低温の減圧ＣＶＤ法にて形成し
た後、熱処理を行うことにより、グレインの結晶粒径を
成長させて、粒界のトラップ密度を低減させるようにし
てもよい。
１０に開口１２を形成して、ドレイン８を露出させた
後、全面にＰ−ＴＦＴ（Ｔｒ4 ）の活性層１１となる薄
膜の多結晶シリコン層を形成し、その後、該薄膜の多結
晶シリコン層をパターニングして活性層１１を形成す
る。この活性層１１の形成においては、例えば薄膜のア
モルファスシリコン膜を低温の減圧ＣＶＤ法にて形成し
た後、熱処理を行うことにより、グレインの結晶粒径を
成長させて、粒界のトラップ密度を低減させるようにし
てもよい。
【００４４】その後、活性層１１中、ソースとなる部分
にＰ型の不純物、例えばＢＦ2 + を１×１０15ｃｍ-2ほ
どイオン注入して活性層１１にソース１５を形成する。
にＰ型の不純物、例えばＢＦ2 + を１×１０15ｃｍ-2ほ
どイオン注入して活性層１１にソース１５を形成する。
【００４５】そして、図１に示すように、全面に例えば
ＳｉＯ2 等からなる層間絶縁膜１３を形成した後、ビッ
ト線取出し部３に通ずる開口３２を形成し、更に全面に
Ａｌ配線層を形成した後、該Ａｌ配線層をパターニング
してビット線（反転ＢＬ）を形成することにより、本例
に係るＳＲＡＭを得る。
ＳｉＯ2 等からなる層間絶縁膜１３を形成した後、ビッ
ト線取出し部３に通ずる開口３２を形成し、更に全面に
Ａｌ配線層を形成した後、該Ａｌ配線層をパターニング
してビット線（反転ＢＬ）を形成することにより、本例
に係るＳＲＡＭを得る。
【００４６】上述のように、本例に係る製法によれば、
図１で示すＳＲＡＭを容易に作製することができる。
図１で示すＳＲＡＭを容易に作製することができる。
【００４７】図５で示す製法では、層間絶縁膜２３上に
平坦化膜４を形成した後、平坦化膜４の表面に凹部５及
び６を形成するようにしたが、その他、図８Ａに示すよ
うに、層間絶縁膜２３上に第１の平坦化膜４Ａを形成し
た後、該平坦化膜４Ａ上にＳｉＮ膜３３を形成し、更に
このＳｉＮ膜３３上に第２の平坦化膜４Ｂを形成して、
この第２の平坦化膜４Ｂの表面に凹部５及び６を形成す
るようにしてもよい。
平坦化膜４を形成した後、平坦化膜４の表面に凹部５及
び６を形成するようにしたが、その他、図８Ａに示すよ
うに、層間絶縁膜２３上に第１の平坦化膜４Ａを形成し
た後、該平坦化膜４Ａ上にＳｉＮ膜３３を形成し、更に
このＳｉＮ膜３３上に第２の平坦化膜４Ｂを形成して、
この第２の平坦化膜４Ｂの表面に凹部５及び６を形成す
るようにしてもよい。
【００４８】この場合、図８Ｂに示すように、第２の平
坦化膜４Ｂの表面に凹部５及び６を形成する際、下層の
ＳｉＮ膜３３が凹部５及び６の形成に伴うエッチングス
トッパとなるため、凹部５及び６を容易に、かつ高精度
に再現よく形成することができ、凹部５及び６の形成に
関するばらつきを低減することができる。これは、ＳＲ
ＡＭの再現性並びにゲート耐圧のより一層の改善につな
がる。
坦化膜４Ｂの表面に凹部５及び６を形成する際、下層の
ＳｉＮ膜３３が凹部５及び６の形成に伴うエッチングス
トッパとなるため、凹部５及び６を容易に、かつ高精度
に再現よく形成することができ、凹部５及び６の形成に
関するばらつきを低減することができる。これは、ＳＲ
ＡＭの再現性並びにゲート耐圧のより一層の改善につな
がる。
【００４９】また、図９に示すように、Ｐ−ＴＦＴ（Ｔ
ｒ4 ）の活性層１１上にＳｉＮ膜３４をプラズマＣＶＤ
法により形成するようにしてもよい。このプラズマＣＶ
Ｄ法によるＳｉＮ膜（Ｐ−ＳｉＮ膜）３４は、活性層１
１に対する水素供給源となるため、活性層１１のダング
リング・ボンドに水素を結合させる所謂水素化を効率よ
く行うことができ、ＳＲＡＭのオフ電流を大幅に低減さ
せることができる。
ｒ4 ）の活性層１１上にＳｉＮ膜３４をプラズマＣＶＤ
法により形成するようにしてもよい。このプラズマＣＶ
Ｄ法によるＳｉＮ膜（Ｐ−ＳｉＮ膜）３４は、活性層１
１に対する水素供給源となるため、活性層１１のダング
リング・ボンドに水素を結合させる所謂水素化を効率よ
く行うことができ、ＳＲＡＭのオフ電流を大幅に低減さ
せることができる。
【００５０】もちろん、図８で示す構造（ＳｉＮ膜３３
を凹部５及び６の形成に伴うエッチングストッパとして
利用する構造）と図９で示す構造（活性層１１上にプラ
ズマＳｉＮ膜３４を形成する構造）を組み合わせるよう
にしてもよい。
を凹部５及び６の形成に伴うエッチングストッパとして
利用する構造）と図９で示す構造（活性層１１上にプラ
ズマＳｉＮ膜３４を形成する構造）を組み合わせるよう
にしてもよい。
【００５１】
【発明の効果】本発明に係る半導体メモリ装置によれ
ば、負荷を構成するＰ−ＴＦＴのゲート耐圧を大幅に改
善することができる。
ば、負荷を構成するＰ−ＴＦＴのゲート耐圧を大幅に改
善することができる。
【００５２】また、本発明に係る半導体メモリ装置によ
れば、負荷を構成するＰ−ＴＦＴのゲート耐圧を大幅に
改善することができ、更に位相シフト法を用いる、用い
ないに関わらずゲート・ドレイン間にオフセットをセル
フアラインにて形成することができ、Ｐ−ＴＦＴのオフ
電流を効果的に抑えることができると共に、再現性の向
上並びに特性の安定化を図ることができる。
れば、負荷を構成するＰ−ＴＦＴのゲート耐圧を大幅に
改善することができ、更に位相シフト法を用いる、用い
ないに関わらずゲート・ドレイン間にオフセットをセル
フアラインにて形成することができ、Ｐ−ＴＦＴのオフ
電流を効果的に抑えることができると共に、再現性の向
上並びに特性の安定化を図ることができる。
【００５３】また、本発明に係る半導体メモリ装置の製
法によれば、上記効果を有する半導体メモリ装置を容易
に、かつ再現性よく作製することができる。
法によれば、上記効果を有する半導体メモリ装置を容易
に、かつ再現性よく作製することができる。
【図１】本実施例に係るＣＭＯＳ型ＳＲＡＭの要部（メ
モリセル）を示す構成図。
モリセル）を示す構成図。
【図２】ＣＭＯＳ型ＳＲＡＭのメモリセルの構成を示す
等価回路図。
等価回路図。
【図３】本実施例に係るＣＭＯＳ型ＳＲＡＭの製法を示
す工程図（その１）。
す工程図（その１）。
【図４】本実施例に係るＣＭＯＳ型ＳＲＡＭの製法を示
す工程図（その２）。
す工程図（その２）。
【図５】本実施例に係るＣＭＯＳ型ＳＲＡＭの製法を示
す工程図（その３）。
す工程図（その３）。
【図６】本実施例に係る凹部の形成方法を示す工程経過
図。
図。
【図７】本実施例に係る凹部の形成方法の他の例を示す
工程経過図。
工程経過図。
【図８】本実施例の第１の変形例に係るＣＭＯＳ型ＳＲ
ＡＭを示す工程経過図。
ＡＭを示す工程経過図。
【図９】本実施例の第２の変形例に係るＣＭＯＳ型ＳＲ
ＡＭを示す構成図。
ＡＭを示す構成図。
Ｔｒ1 ，Ｔｒ2 ドライバトランジスタ
Ｔｒ3 ，Ｔｒ4 Ｐ−ＴＦＴ
Ｔｒ５，Ｔｒ６ アクセストランジスタ
１ ゲート電極
２ ゲート電極（ワード線）
３ ビット線取出し部
４ 平坦化膜
５，６ 凹部
７ ゲート電極
８ ドレイン
１０ ゲート絶縁膜
１１ 活性層
１３ 層間絶縁膜
１４ａ，１４ｂ ソース・ドレイン領域
１５ ソース
ＷＬ ワード線
ＢＬ，反転ＢＬ ビット線
３３ ＳｉＮ膜
３４ Ｐ−ＳｉＮ膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 29/784
9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｐ
9056−4Ｍ ３１１ Ｃ
Claims (5)
- 【請求項１】 一対のドライバトランジスタと該ドライ
バトランジスタ上に積層された一対の半導体薄膜トラン
ジスタからなる負荷により形成されたフリップフロップ
回路と、一対のアクセストランジスタからメモリセルが
構成された半導体メモリ装置において、 上記ドライバトランジスタ上に形成された層間絶縁膜が
平坦化膜により形成され、上記半導体薄膜トランジスタ
のゲート電極が、上記平坦化膜に形成された凹部内に埋
め込まれて形成され、上記ゲート電極上にゲート絶縁膜
を介して上記半導体薄膜トランジスタの活性層を構成す
る半導体薄膜が形成されていることを特徴とする半導体
メモリ装置。 - 【請求項２】 一対のドライバトランジスタと該ドライ
バトランジスタ上に積層された一対の半導体薄膜トラン
ジスタからなる負荷により形成されたフリップフロップ
回路と、一対のアクセストランジスタからメモリセルが
構成された半導体メモリ装置において、 上記ドライバトランジスタ上に形成された層間絶縁膜が
平坦化膜により形成され、上記半導体薄膜トランジスタ
のゲート電極及びドレインが、上記平坦化膜に形成され
た２つの凹部内に夫々埋め込まれて形成され、これら２
つの凹部により上記半導体薄膜トランジスタのゲート・
ドレイン間のオフセット量が決定されていることを特徴
とする半導体メモリ装置。 - 【請求項３】 一対のドライバトランジスタと該ドライ
バトランジスタ上に積層された一対の半導体薄膜トラン
ジスタからなる負荷により形成されたフリップフロップ
回路と、一対のアクセストランジスタからメモリセルが
構成された半導体メモリ装置の製法において、 上記ドライバトランジスタ上に層間絶縁膜となる平坦化
膜を形成する工程と、該平坦化膜に複数の凹部を形成す
る工程と、該凹部内に半導体層を埋め込んで夫々上記半
導体薄膜トランジスタのゲート電極及びドレインを形成
する工程と、上記ゲート電極上にゲート絶縁膜を介して
上記半導体薄膜トランジスタの活性層を構成する半導体
膜を形成する工程とを有することを特徴とする半導体メ
モリ装置の製法。 - 【請求項４】 上記平坦化膜内にＳｉＮ膜を介在させ、
該ＳｉＮ膜を上記凹部の形成に供するストッパとして利
用することを特徴とする請求項３記載の半導体メモリ装
置の製法。 - 【請求項５】 上記半導体薄膜トランジスタの活性層を
構成する上記半導体膜上に水素化ＳｉＮ膜を形成するこ
とを特徴とする請求項３又は４記載の半導体メモリ装置
の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159083A JPH0513718A (ja) | 1991-06-28 | 1991-06-28 | 半導体メモリ装置及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159083A JPH0513718A (ja) | 1991-06-28 | 1991-06-28 | 半導体メモリ装置及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513718A true JPH0513718A (ja) | 1993-01-22 |
Family
ID=15685860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3159083A Pending JPH0513718A (ja) | 1991-06-28 | 1991-06-28 | 半導体メモリ装置及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513718A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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