JPH0513718A - 半導体メモリ装置及びその製法 - Google Patents

半導体メモリ装置及びその製法

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JPH0513718A
JPH0513718A JP3159083A JP15908391A JPH0513718A JP H0513718 A JPH0513718 A JP H0513718A JP 3159083 A JP3159083 A JP 3159083A JP 15908391 A JP15908391 A JP 15908391A JP H0513718 A JPH0513718 A JP H0513718A
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film
gate
transistor
semiconductor
thin film
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JP3159083A
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Ikuo Yoshihara
郁夫 吉原
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Sony Corp
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Sony Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【目的】 負荷を構成するP−TFTのゲート耐圧を大
幅に改善させ、更に位相シフト法を用いる、用いないに
関わらずゲート・ドレイン間にオフセットをセルフアラ
インにて形成できるようにすることにより、P−TFT
のオフ電流を効果的に抑えると共に、再現性の向上並び
に特性の安定化を図る。 【構成】 ドライバトランジスタTr1 及びアクセスト
ランジスタTr5 上に層間絶縁膜を構成する平坦化膜4
を形成し、この平坦化膜4の表面に形成された2つの凹
部5及び6内に夫々多結晶シリコン層からなるP−TF
T(Tr4 )のゲート電極7及びドレイン8を埋め込ん
で形成して、これら2つの凹部5及び6によりP−TF
T(Tr4 )のゲート・ドレイン間のオフセット量tを
決定させる。そして、ゲート電極7上に、ゲート絶縁膜
10を介してP−TFTの活性層11を形成し、更に活
性層11上に層間絶縁膜13を介してビット線を形成し
て構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体メモリ装置、例
えばSRAMにおけるメモリセルの構成及びその製法に
関する。
【0002】
【従来の技術】近時、SRAMの低消費電力化に有効な
ものとしてCMOSインバータを利用したCMOS型S
RAMが注目されている。しかし、CMOS回路では、
N−MOSトランジスタとP−MOSトランジスタを分
離するための領域が必要であることから、高集積化に不
利になるという問題がある。
【0003】そこで、従来では、負荷として用いられる
P−MOSトランジスタを逆スタガー型のTFT(薄膜
トランジスタ)で構成することにより、CMOS型SR
AMの高集積化を図っている。即ち、Pチャンネル型T
FT(以下、単にP−TFTと記す)をN−MOSトラ
ンジスタ上に積み重ね、P−TFTのゲートをN−MO
Sトランジスタのゲートと共用することにより、CMO
S回路の占有面積が大幅に縮小化され、CMOS型SR
AMの高集積化を容易に達成させることができる。
【0004】ところが、P−TFTを用いた場合、オフ
時のリーク電流(オフ電流)が大きくなるという新たな
問題が生じてきている。これは、主に多結晶シリコン層
で構成される活性層における結晶粒界でのトラップを介
したキャリアの電界放出(field emissio
n)などが原因と考えられている。そこで、従来では、
結晶粒界によるトラップ密度を下げるために、活性層の
形成方法として薄膜のアモルファスシリコン層を成長さ
せた後、熱処理するという手法を採用している。
【0005】また、製造上のばらつきを考慮して、オフ
電流を更に低減化させる必要があるが、その有効な手段
として、ゲート・ドレイン間にオフセットを設けること
があげられる。
【0006】特に、従来では、上記オフセットを形成す
る方法として、微細パターンの形成が可能な位相シフト
法を用い、メモリセル内の2つのP−TFTの各ゲート
電極間の距離により、P−TFTのゲート・ドレイン間
のオフセット量をセルフアラインで決定するようにして
いる(文献IEDM90 477〜480「A 5.9
μm2 SUPER LOW POWER SRAM
CELL USINGA NEW PHASE−SHI
FT LITHOGRAPHY」参照)。
【0007】
【発明が解決しようとする課題】しかしながら、従来の
SRAMにおいては、位相シフト法を用いることから、
SRAM自体の構造及び製造プロセスが複雑になるとい
う問題がある。特に、P−TFTのゲート・チャンネル
間の耐圧が下地の影響を受け劣化するという不都合があ
る。また、P−TFTのゲート角部でのゲート耐圧も不
安がある。
【0008】一方、位相シフト法にも、位相シフタの膜
厚制御の問題、位相シフトレチクル作成法の確立、位相
シフタの効率のよい配置法など、検討すべき問題点がま
だ多数存在するため、SRAMの再現性及び特性の安定
性を図るうえで有効な手段とはいえない。
【0009】本発明は、このような課題に鑑み成された
もので、その目的とするところは、負荷を構成するP−
TFTのゲート耐圧を大幅に改善することができる半導
体メモリ装置を提供することにある。
【0010】また、本発明は、負荷を構成するP−TF
Tのゲート耐圧を大幅に改善することができ、更に位相
シフト法を用いる、用いないに関わらずゲート・ドレイ
ン間にオフセットをセルフアラインにて形成することが
でき、P−TFTのオフ電流を効果的に抑えることがで
きると共に、再現性の向上並びに特性の安定化を図るこ
とができる半導体メモリ装置を提供することにある。
【0011】また、本発明は、上記半導体メモリ装置を
容易に、かつ再現性よく作製することができる半導体メ
モリ装置の製法を提供することにある。
【0012】
【課題を解決するための手段】本発明は、一対のドライ
バトランジスタTr1 及びTr2 と該ドライバトランジ
スタTr1 及びTr2 上に積層された一対の半導体薄膜
トランジスタTr3 及びTr4 からなる負荷により形成
されたフリップフロップ回路FFと、一対のアクセスト
ランジスタTr5及びTr6からメモリセルが構成され
た半導体メモリ装置において、上記ドライバトランジス
タTr1 (及びTr2 )上に形成された層間絶縁膜を平
坦化膜4により形成し、上記半導体薄膜トランジスタT
4 (及びTr3 )のゲート電極7を、上記平坦化膜4
に形成された凹部5内に埋め込んで形成し、上記ゲート
電極7上にゲート絶縁膜10を介して上記半導体薄膜ト
ランジスタTr4 (及びTr3 )の活性層11を構成す
る半導体薄膜を形成して構成する。
【0013】また、本発明は、上記半導体メモリ装置に
おいて、上記ドライバトランジスタTr1 (及びT
2 )上に形成された層間絶縁膜を平坦化膜4により形
成し、上記半導体薄膜トランジスタTr4 (及びT
3 )のゲート電極7及びドレイン8を、上記平坦化膜
4に形成された2つの凹部5及び6内に夫々埋め込んで
形成し、これら2つの凹部5及び6により上記半導体薄
膜トランジスタTr4 (及びTr3 )のゲート・ドレイ
ン間のオフセット量tを決定させて構成する。
【0014】また、本発明は、上記半導体メモリ装置の
製法において、上記ドライバトランジスタTr1 (及び
Tr2 )上に層間絶縁膜となる平坦化膜4を形成した
後、該平坦化膜4に複数の凹部5及び6を形成し、その
後、該凹部5及び6内に半導体層を埋め込んで夫々上記
半導体薄膜トランジスタTr4 (及びTr3 )のゲート
電極7及びドレイン8を形成した後、上記ゲート電極7
上にゲート絶縁膜10を介して上記半導体薄膜トランジ
スタTr4 (及びTr3 )の活性層11を構成する半導
体膜を形成する。
【0015】特に、この場合、上記平坦化膜4内にSi
N膜33を介在させ、該SiN膜33を上記凹部5及び
6の形成に供するストッパとして利用してもよいし、上
記半導体薄膜トランジスタTr4 (及びTr3 )の活性
層11を構成する上記半導体膜上に水素化SiN膜34
を形成するようにしてもよい。
【0016】
【作用】上述の本発明の第1の構成によれば、ドライバ
トランジスタTr1(及びTr 2 )上に形成された層間
絶縁膜を平坦化膜4により形成し、上記半導体薄膜トラ
ンジスタTr4 (及びTr3)のゲート電極7を、上記
平坦化膜4に形成された凹部5内に埋め込んで形成する
ようにしたので、ゲート電極7は、下地の形状等に影響
を受けるということがなくなる。このことから、半導体
薄膜トランジスタTr4 (及びTr3 )のゲート耐圧及
びゲート角部での耐圧を大幅に改善することができる。
【0017】また、上述の本発明の第2の構成によれ
ば、ドライバトランジスタTr1 (及びTr2 )上に形
成された層間絶縁膜を平坦化膜4により形成し、上記半
導体薄膜トランジスタTr4 (及びTr3 )のゲート電
極7及びドレイン8を、上記平坦化膜4に形成された2
つの凹部5及び6内に夫々埋め込んで形成し、これら2
つの凹部5及び6により上記半導体薄膜トランジスタT
4 (及びTr3 )のゲート・ドレイン間のオフセット
量tを決定するようにしたので、半導体薄膜トランジス
タTr4 (及びTr3 )のゲート耐圧及びゲート角部で
の耐圧を大幅に改善できることはもちろんのこと、半導
体薄膜トランジスタTr4 (及びTr3 )のゲート・ド
レイン間のオフセットを、位相シフト法を用いる、用い
ないに関わらずセルフアラインにて形成することができ
る。その結果、半導体薄膜トランジスタTr4 (及びT
3 )のオフ電流を効果的に抑えることができると共
に、半導体メモリ装置自体の再現性の向上並びに特性の
安定化を図ることができる。
【0018】また、上述の本発明の製法によれば、上記
第2の構成に係る半導体メモリ装置を容易に、かつ再現
性よく作製することができる。この場合、上記平坦化膜
4内にSiN膜33を介在させ、該SiN膜33を上記
凹部5及び6の形成に供するストッパとして利用すれ
ば、凹部5及び6の形成が容易になると共に、凹部5及
び6の形成に関するばらつきを低減することができる。
これは、半導体メモリ装置の再現性並びにゲート耐圧の
より一層の改善につながる。
【0019】また、半導体薄膜トランジスタTr4 (及
びTr3)の活性層11を構成する上記半導体膜上に水
素化SiN膜34を形成するようにすれば、該水素化S
iN膜34が半導体薄膜トランジスタTr4 (及びTr
3 )の活性層11に対する水素供給源となるため、活性
層11のダングリング・ボンドに水素を結合させる所謂
水素化を効率よく行うことができ、半導体薄膜トランジ
スタTr4 (及びTr 3)のオフ電流を大幅に低減させ
ることができる。
【0020】
【実施例】以下、図1〜図9を参照しながら本発明の実
施例を説明する。図1は、本実施例に係る半導体メモリ
装置、特にCMOSインバータを用いたCMOS型SR
AMの要部(メモリセル)を示す構成図である。
【0021】CMOS型SRAMは、図2の等価回路図
に示すように、一対のドライバトランジスタ(N−MO
Sトランジスタ)Tr1 及びTr2 と該ドライバトラン
ジスタに接続された一対のPチャンネル型TFT(以
下、単にP−TFTと記す)Tr3 及びTr4 からなる
負荷により形成されたフリップフロップ回路FFと、一
対のアクセストランジスタ(N−MOSトランジスタ)
Tr5 及びTr6 とからメモリセルが構成されている。
尚、図において、WLはワード線、BL及び反転BLは
ビット線である。
【0022】このSRAMは、図1に示すように、ドラ
イバトランジスタTr1 のゲート電極1及びアクセスト
ランジスタTr5 のゲート電極(ワード線WL)2が第
1層目のタングステンポリサイド層にて形成され、ビッ
ト線取出し部3が第2層目のタングステンポリサイド層
にて形成され、更にビット線取出し部3とビット線(反
転BL)とが接続されて構成されている。
【0023】しかして、本例においては、ドライバトラ
ンジスタTr1 及びアクセストランジスタTr5 上に層
間絶縁膜を構成する平坦化膜4が形成され、この平坦化
膜4の表面に形成された2つの凹部5及び6内に夫々多
結晶シリコン層からなるP−TFT(Tr4 )のゲート
電極7及びドレイン8が埋め込まれて形成されている。
特にドレイン8は開口9を通じてドライバトランジスタ
Tr1 のゲート電極1に接続されている。また、このド
レイン8は他方のP−TFT(Tr3 :図2参照)のゲ
ート電極を構成する。
【0024】上記ゲート電極7上には、SiO2 からな
るゲート絶縁膜10が形成され、このゲート絶縁膜10
上にP−TFTの活性層11を構成する薄膜の多結晶シ
リコン層が形成されている。ゲート絶縁膜10は、下層
のゲート電極7が平坦化膜4に形成された凹部5内に埋
め込まれていることから、ほぼ平坦な形状で形成され
る。また、ドレイン8はゲート絶縁膜10に形成された
開口12を通じて上記活性層11と接続されている。
【0025】そして、活性層11を含む全面にSiO2
からなる層間絶縁膜13が形成され、この層間絶縁膜1
3上にビット線(反転BL)が形成されて本例に係るS
RAMが構成されている。特に、本例では、P−TFT
(Tr4 )のゲート・ドレイン間のオフセット量tがゲ
ート電極7とドレイン8が夫々埋め込まれた各凹部5及
び6間の距離にて決定されている。尚、14a及び14
bはN型のソース・ドレイン領域、15はP−TFT
(Tr4 )のソースである。
【0026】上述のように、本例によれば、ドライバト
ランジスタTr1 上に形成された層間絶縁膜を平坦化膜
4により形成し、P−TFT(Tr4 )のゲート電極7
を、平坦化膜4に形成された凹部5内に埋め込んで形成
するようにしたので、P−TFT(Tr4 )のゲート電
極7は、下地の形状等に影響を受けることがなくなる。
このことから、P−TFT(Tr4 )のゲート耐圧及び
ゲート角部での耐圧を大幅に改善することができる。
【0027】また、P−TFT(Tr4 )のドレイン8
を上記ゲート電極7と同様に平坦化膜4の表面に形成し
た凹部6内に埋め込んで形成し、これら2つの凹部5及
び6によりP−TFT(Tr4 )のゲート・ドレイン間
のオフセット量tを決定するようにしたので、P−TF
Tのゲート・ドレイン間のオフセットを、位相シフト法
を用いる、用いないに関わらずセルフアラインにて形成
することができる。その結果、P−TFTのオフ電流を
効果的に抑えることができると共に、SRAM自体の再
現性の向上並びに特性の安定化を図ることができる。
【0028】次に、上記実施例に係るSRAMの製法を
図3〜図7に基いて説明する。尚、図1と対応するもの
については同符号を記す。また、以下の説明では、ドラ
イバトランジスタTr1 、P−TFT(Tr4 )及びア
クセストランジスタTr5 を主体にして説明し、ドライ
バトランジスタTr2 、P−TFT(Tr3 )及びアク
セストランジスタTr6 の説明については同様の製造工
程を踏むため省略する。
【0029】まず、図3Aに示すように、P型のウェル
領域21上に選択酸化(LOCOS)によるフィールド
絶縁層22を形成する。その後、全面に第1層目のタン
グステンポリサイド層を形成した後、該ポリサイド層を
パターニングしてドライバトランジスタTr1 のゲート
電極1及びアクセストランジスタTr5 のゲート電極
(ワード線WL)2を形成する。その後、ゲート電極1
及び2をマスクとしてN型の不純物をイオン注入してウ
ェル領域22の表面にN型のソース・ドレイン領域14
a及び14bを形成する。
【0030】次に、図3Bに示すように、全面に例えば
SiO2 からなる層間絶縁膜23を形成した後、該層間
絶縁膜23上に第2層目のタングステンポリサイド層を
形成し、その後、該ポリサイド層をパターニングしてビ
ット線取出し部3を形成する。このとき、ビット線取出
し部3と同時に電源線(Vssライン)を形成してもよ
い。その後、全面に例えばリフロー膜4Rを形成する。
【0031】次に、図3Cに示すように、熱処理を施し
てリフロー膜4Rを平坦化させて平坦化膜4とする。
尚、上記リフロー膜4Rの代わりにSOG等の塗布膜を
平坦化膜4として用いてもよい。
【0032】次に、図4Aに示すように、平坦化膜4の
表面中、P−TFT(Tr4 )のゲート電極及びドレイ
ンが形成される部分に夫々凹部5及び6を形成する。更
に、一方の凹部6の底部にドライバトランジスタTr1
のゲート電極1まで通じる開口9を形成する。この時点
で凹部5及び6間の距離にてゲート・ドレイン間のオフ
セット量tが決定される。
【0033】上記凹部5及び6の形成は、まず、図6A
に示すように、P−TFT(Tr4 )のゲート電極7が
形成される部分に対応した箇所に開口24を有する第1
のフォトレジストマスク25を形成した後、上記開口2
4から露出する平坦化膜4をエッチングにより一部除去
して平坦化膜4の表面に深さ約500Å程度の凹部5を
形成する。
【0034】その後、図6Bに示すように、上記第1の
フォトレジストマスク25を剥離した後、P−TFT
(Tr4 )のドレイン8が形成される部分に対応した箇
所に開口26を有する第2のフォトレジストマスク27
を形成する。その後、上記開口26から露出する平坦化
膜4をエッチングにより一部除去して平坦化膜4の表面
に深さ約500Å程度の凹部6を形成する。
【0035】そして、図6Cに示すように、上記第2の
フォトレジストマスクを剥離した後、一方の凹部6中、
ドライバトランジスタTr1 のゲート電極1に通ずる開
口9が形成される部分に対応した箇所に開口28を有す
る第3のフォトレジストマスク29を形成する。その
後、上記開口28から露出する平坦化膜4及びその下層
の層間絶縁膜23をエッチング除去して凹部6の底部に
ゲート電極1まで通じる開口9を形成する(図4A参
照)。
【0036】この開口9の形成は、図7に示すように、
上記平坦化膜4の形成後、凹部5及び6の形成前に行う
ようにしてもよい。即ち、図7Aに示すように、平坦化
膜4を形成した後、第3のフォトレジストマスク29を
形成し、その後、フォトレジストマスク29の開口28
から露出する平坦化膜4及びその下層の層間絶縁膜23
をエッチング除去してゲート電極1まで通じる開口9を
形成する。
【0037】その後、図7Bに示すように、上記第3の
フォトレジストマスクを剥離した後、第1のフォトレジ
ストマスク25を形成し、その開口24から露出する平
坦化膜4をエッチングにより一部除去して平坦化膜4の
表面に深さ約500Å程度の凹部5を形成する。
【0038】その後、図7Cに示すように、上記第1の
フォトレジストマスク25を剥離した後、第2のフォト
レジストマスク27を形成し、次いで、その開口28か
ら露出する平坦化膜4をエッチングにより一部除去して
平坦化膜4の表面に深さ約500Å程度の凹部6を形成
する。
【0039】上記凹部5及び6の形成時、位相シフト法
を用いてもよいが、本例の場合、先に示した文献IED
M90 477〜480「A 5.9μm2 SUPE
RLOW POWER SRAM CELL USIN
GA NEW PHASE−SHIFT LITHOG
RAPHY」のように、P−TFT(Tr4 )における
ゲート電極7の残しパターンにより、ゲート・ドレイン
間のオフセット量tを決定するのではなく、P−TFT
(Tr4 )のゲート電極7が形成される平坦化膜4表面
の凹部5、即ち抜きパターンによりオフセット量tを決
定するので、図6A及び図6B(あるいは図7B及び図
7C)に示すように、2回のフォトリソグラフィー技術
により形成可能である。即ち、通常のフォトリソグラフ
ィー技術により形成可能である。
【0040】次に、図4Bに示すように、全面に厚み約
1000Å程度の多結晶シリコン層30を形成した後、
該多結晶シリコン層30上にレジストエッチバックのた
めのレジスト膜31を形成する。このレジスト膜31と
しては、例えばSOGやプラズマSiN膜等を用いるこ
とができる。
【0041】次に、図4Cに示すように、エッチバック
を行って多結晶シリコン層30を平坦化膜4表面に形成
された凹部5及び6内に埋め込む。この時点で多結晶シ
リコン層30によるP−TFT(Tr4 )のゲート電極
7及びドレイン8が形成される。
【0042】次に、図5Aに示すように、ゲート電極7
を含む全面に厚み約200ÅのTEOS(tetrae
thyl orthosilicate)からなるゲー
ト絶縁膜10を形成する。
【0043】次に、図5Bに示すように、ゲート絶縁膜
10に開口12を形成して、ドレイン8を露出させた
後、全面にP−TFT(Tr4 )の活性層11となる薄
膜の多結晶シリコン層を形成し、その後、該薄膜の多結
晶シリコン層をパターニングして活性層11を形成す
る。この活性層11の形成においては、例えば薄膜のア
モルファスシリコン膜を低温の減圧CVD法にて形成し
た後、熱処理を行うことにより、グレインの結晶粒径を
成長させて、粒界のトラップ密度を低減させるようにし
てもよい。
【0044】その後、活性層11中、ソースとなる部分
にP型の不純物、例えばBF2 + を1×1015cm-2
どイオン注入して活性層11にソース15を形成する。
【0045】そして、図1に示すように、全面に例えば
SiO2 等からなる層間絶縁膜13を形成した後、ビッ
ト線取出し部3に通ずる開口32を形成し、更に全面に
Al配線層を形成した後、該Al配線層をパターニング
してビット線(反転BL)を形成することにより、本例
に係るSRAMを得る。
【0046】上述のように、本例に係る製法によれば、
図1で示すSRAMを容易に作製することができる。
【0047】図5で示す製法では、層間絶縁膜23上に
平坦化膜4を形成した後、平坦化膜4の表面に凹部5及
び6を形成するようにしたが、その他、図8Aに示すよ
うに、層間絶縁膜23上に第1の平坦化膜4Aを形成し
た後、該平坦化膜4A上にSiN膜33を形成し、更に
このSiN膜33上に第2の平坦化膜4Bを形成して、
この第2の平坦化膜4Bの表面に凹部5及び6を形成す
るようにしてもよい。
【0048】この場合、図8Bに示すように、第2の平
坦化膜4Bの表面に凹部5及び6を形成する際、下層の
SiN膜33が凹部5及び6の形成に伴うエッチングス
トッパとなるため、凹部5及び6を容易に、かつ高精度
に再現よく形成することができ、凹部5及び6の形成に
関するばらつきを低減することができる。これは、SR
AMの再現性並びにゲート耐圧のより一層の改善につな
がる。
【0049】また、図9に示すように、P−TFT(T
4 )の活性層11上にSiN膜34をプラズマCVD
法により形成するようにしてもよい。このプラズマCV
D法によるSiN膜(P−SiN膜)34は、活性層1
1に対する水素供給源となるため、活性層11のダング
リング・ボンドに水素を結合させる所謂水素化を効率よ
く行うことができ、SRAMのオフ電流を大幅に低減さ
せることができる。
【0050】もちろん、図8で示す構造(SiN膜33
を凹部5及び6の形成に伴うエッチングストッパとして
利用する構造)と図9で示す構造(活性層11上にプラ
ズマSiN膜34を形成する構造)を組み合わせるよう
にしてもよい。
【0051】
【発明の効果】本発明に係る半導体メモリ装置によれ
ば、負荷を構成するP−TFTのゲート耐圧を大幅に改
善することができる。
【0052】また、本発明に係る半導体メモリ装置によ
れば、負荷を構成するP−TFTのゲート耐圧を大幅に
改善することができ、更に位相シフト法を用いる、用い
ないに関わらずゲート・ドレイン間にオフセットをセル
フアラインにて形成することができ、P−TFTのオフ
電流を効果的に抑えることができると共に、再現性の向
上並びに特性の安定化を図ることができる。
【0053】また、本発明に係る半導体メモリ装置の製
法によれば、上記効果を有する半導体メモリ装置を容易
に、かつ再現性よく作製することができる。
【図面の簡単な説明】
【図1】本実施例に係るCMOS型SRAMの要部(メ
モリセル)を示す構成図。
【図2】CMOS型SRAMのメモリセルの構成を示す
等価回路図。
【図3】本実施例に係るCMOS型SRAMの製法を示
す工程図(その1)。
【図4】本実施例に係るCMOS型SRAMの製法を示
す工程図(その2)。
【図5】本実施例に係るCMOS型SRAMの製法を示
す工程図(その3)。
【図6】本実施例に係る凹部の形成方法を示す工程経過
図。
【図7】本実施例に係る凹部の形成方法の他の例を示す
工程経過図。
【図8】本実施例の第1の変形例に係るCMOS型SR
AMを示す工程経過図。
【図9】本実施例の第2の変形例に係るCMOS型SR
AMを示す構成図。
【符号の説明】
Tr1 ,Tr2 ドライバトランジスタ Tr3 ,Tr4 P−TFT Tr5,Tr6 アクセストランジスタ 1 ゲート電極 2 ゲート電極(ワード線) 3 ビット線取出し部 4 平坦化膜 5,6 凹部 7 ゲート電極 8 ドレイン 10 ゲート絶縁膜 11 活性層 13 層間絶縁膜 14a,14b ソース・ドレイン領域 15 ソース WL ワード線 BL,反転BL ビット線 33 SiN膜 34 P−SiN膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/784 9056−4M H01L 29/78 311 P 9056−4M 311 C

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 一対のドライバトランジスタと該ドライ
    バトランジスタ上に積層された一対の半導体薄膜トラン
    ジスタからなる負荷により形成されたフリップフロップ
    回路と、一対のアクセストランジスタからメモリセルが
    構成された半導体メモリ装置において、 上記ドライバトランジスタ上に形成された層間絶縁膜が
    平坦化膜により形成され、上記半導体薄膜トランジスタ
    のゲート電極が、上記平坦化膜に形成された凹部内に埋
    め込まれて形成され、上記ゲート電極上にゲート絶縁膜
    を介して上記半導体薄膜トランジスタの活性層を構成す
    る半導体薄膜が形成されていることを特徴とする半導体
    メモリ装置。
  2. 【請求項2】 一対のドライバトランジスタと該ドライ
    バトランジスタ上に積層された一対の半導体薄膜トラン
    ジスタからなる負荷により形成されたフリップフロップ
    回路と、一対のアクセストランジスタからメモリセルが
    構成された半導体メモリ装置において、 上記ドライバトランジスタ上に形成された層間絶縁膜が
    平坦化膜により形成され、上記半導体薄膜トランジスタ
    のゲート電極及びドレインが、上記平坦化膜に形成され
    た2つの凹部内に夫々埋め込まれて形成され、これら2
    つの凹部により上記半導体薄膜トランジスタのゲート・
    ドレイン間のオフセット量が決定されていることを特徴
    とする半導体メモリ装置。
  3. 【請求項3】 一対のドライバトランジスタと該ドライ
    バトランジスタ上に積層された一対の半導体薄膜トラン
    ジスタからなる負荷により形成されたフリップフロップ
    回路と、一対のアクセストランジスタからメモリセルが
    構成された半導体メモリ装置の製法において、 上記ドライバトランジスタ上に層間絶縁膜となる平坦化
    膜を形成する工程と、該平坦化膜に複数の凹部を形成す
    る工程と、該凹部内に半導体層を埋め込んで夫々上記半
    導体薄膜トランジスタのゲート電極及びドレインを形成
    する工程と、上記ゲート電極上にゲート絶縁膜を介して
    上記半導体薄膜トランジスタの活性層を構成する半導体
    膜を形成する工程とを有することを特徴とする半導体メ
    モリ装置の製法。
  4. 【請求項4】 上記平坦化膜内にSiN膜を介在させ、
    該SiN膜を上記凹部の形成に供するストッパとして利
    用することを特徴とする請求項3記載の半導体メモリ装
    置の製法。
  5. 【請求項5】 上記半導体薄膜トランジスタの活性層を
    構成する上記半導体膜上に水素化SiN膜を形成するこ
    とを特徴とする請求項3又は4記載の半導体メモリ装置
    の製法。
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