JPH098238A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH098238A JPH098238A JP8141689A JP14168996A JPH098238A JP H098238 A JPH098238 A JP H098238A JP 8141689 A JP8141689 A JP 8141689A JP 14168996 A JP14168996 A JP 14168996A JP H098238 A JPH098238 A JP H098238A
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Abstract
(57)【要約】
【課題】 セルの凹凸を減らして単純な構造のＴＦＴを
用いた半導体メモリ装置及びその製造方法を提供する。 【解決手段】 薄膜トランジスタを含むＳＲＡＭは、基
板トランジスタのチャンネル領域上に形成された第１ゲ
−ト電極４９と、第２ゲ−ト絶縁膜５１を介して前記第
１ゲ−ト電極４９の側壁に形成された薄膜トランジスタ
のチャンネル領域５３とを具備する。したがって、本発
明により形成されたＳＲＡＭは、従来のＳＲＡＭよりそ
の構造が簡単であり、凹凸は少なくて、以後の配線工程
が容易である。
用いた半導体メモリ装置及びその製造方法を提供する。 【解決手段】 薄膜トランジスタを含むＳＲＡＭは、基
板トランジスタのチャンネル領域上に形成された第１ゲ
−ト電極４９と、第２ゲ−ト絶縁膜５１を介して前記第
１ゲ−ト電極４９の側壁に形成された薄膜トランジスタ
のチャンネル領域５３とを具備する。したがって、本発
明により形成されたＳＲＡＭは、従来のＳＲＡＭよりそ
の構造が簡単であり、凹凸は少なくて、以後の配線工程
が容易である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びその製造方法に係り、特に薄膜トランジスタを含むス
タティックランダムアクセスメモリ（Static Random Ac
cess Memory ；以下、ＳＲＡＭ）及びその製造方法に関
する。
びその製造方法に係り、特に薄膜トランジスタを含むス
タティックランダムアクセスメモリ（Static Random Ac
cess Memory ；以下、ＳＲＡＭ）及びその製造方法に関
する。
【０００２】
【従来の技術】最近、負荷素子として、高抵抗負荷素子
の代わりに薄膜トランジスタ（以下、ＴＦＴ）を用いる
半導体メモリ装置（ＳＲＡＭ）が開発されている。この
ようなＴＦＴを用いたＳＲＡＭセルは、高速化、高集積
化、低電圧化に対する要求を満たすために、低い待機電
流や低電圧によるセルの安定性及びソフトエラ−に対す
る耐性などの長所を具備するので、次世代のセルとして
の可能性を有している。
の代わりに薄膜トランジスタ（以下、ＴＦＴ）を用いる
半導体メモリ装置（ＳＲＡＭ）が開発されている。この
ようなＴＦＴを用いたＳＲＡＭセルは、高速化、高集積
化、低電圧化に対する要求を満たすために、低い待機電
流や低電圧によるセルの安定性及びソフトエラ−に対す
る耐性などの長所を具備するので、次世代のセルとして
の可能性を有している。
【０００３】図１はＴＦＴを用いたＳＲＡＭセルの等価
回路図である。実際には、ＳＲＡＭは前記セルを数百万
個集積して形成される。前記ＳＲＡＭセルは、４つのｎ
チャンネルトランジスタと２つのｐチャンネルトランジ
スタとを含む。この際、前記ｐチャンネルトランジスタ
は、前記ｎチャンネルトランジスタに対する負荷として
作用するので、負荷トランジスタ１０，１２と呼ばれ、
前記ｎチャンネルトランジスタは、駆動トランジスタ
２，４及び伝送トランジスタ６，８として動作する。ま
た、ＴＦＴを採用したＳＲＡＭセルで、前記ｎチャンネ
ルトランジスタは半導体基板に形成した基板トランジス
タであり、前記ｐチャンネルトランジスタは薄膜トラン
ジスタの構造を有する。
回路図である。実際には、ＳＲＡＭは前記セルを数百万
個集積して形成される。前記ＳＲＡＭセルは、４つのｎ
チャンネルトランジスタと２つのｐチャンネルトランジ
スタとを含む。この際、前記ｐチャンネルトランジスタ
は、前記ｎチャンネルトランジスタに対する負荷として
作用するので、負荷トランジスタ１０，１２と呼ばれ、
前記ｎチャンネルトランジスタは、駆動トランジスタ
２，４及び伝送トランジスタ６，８として動作する。ま
た、ＴＦＴを採用したＳＲＡＭセルで、前記ｎチャンネ
ルトランジスタは半導体基板に形成した基板トランジス
タであり、前記ｐチャンネルトランジスタは薄膜トラン
ジスタの構造を有する。
【０００４】図２は従来の方法により形成されたＴＦＴ
を含むＳＲＡＭセルの構造を示す断面図である。詳細に
は、ｐ型の半導体基板２１に駆動トランジスタのソ−ス
領域２３及びドレイン領域２５となるｎ+ 拡散領域が形
成されており、前記駆動トランジスタのチャンネル領域
上に第１ゲ−ト絶縁膜２７が形成されている。かつ、前
記第１ゲ−ト絶縁膜２７の上に第１ゲ−ト電極２９が第
１多結晶シリコン層により形成され、負荷トランジスタ
のゲ−ト役割を果たす第２ゲ−ト電極３１が第２多結晶
シリコン層により形成される。負荷トランジスタのチャ
ンネル領域３３及び負荷トランジスタのソ−ス／ドレイ
ン領域３５は第３多結晶シリコン層により形成され、前
記駆動トランジスタのドレイン領域２５に連結されてい
る。
を含むＳＲＡＭセルの構造を示す断面図である。詳細に
は、ｐ型の半導体基板２１に駆動トランジスタのソ−ス
領域２３及びドレイン領域２５となるｎ+ 拡散領域が形
成されており、前記駆動トランジスタのチャンネル領域
上に第１ゲ−ト絶縁膜２７が形成されている。かつ、前
記第１ゲ−ト絶縁膜２７の上に第１ゲ−ト電極２９が第
１多結晶シリコン層により形成され、負荷トランジスタ
のゲ−ト役割を果たす第２ゲ−ト電極３１が第２多結晶
シリコン層により形成される。負荷トランジスタのチャ
ンネル領域３３及び負荷トランジスタのソ−ス／ドレイ
ン領域３５は第３多結晶シリコン層により形成され、前
記駆動トランジスタのドレイン領域２５に連結されてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、前記図
２に示した従来のＳＲＡＭセルは最小限の多結晶シリコ
ン層で形成されているが、非常に複雑な凹凸を有してお
り、最近ではセルの面積の縮小によりその構造はさらに
複雑になっている。ＳＲＡＭセルの構造が複雑になる
と、以後の配線工程も困難になり、つまり、収率が劣化
してＳＲＡＭの製造コストを高める要因となる。
２に示した従来のＳＲＡＭセルは最小限の多結晶シリコ
ン層で形成されているが、非常に複雑な凹凸を有してお
り、最近ではセルの面積の縮小によりその構造はさらに
複雑になっている。ＳＲＡＭセルの構造が複雑になる
と、以後の配線工程も困難になり、つまり、収率が劣化
してＳＲＡＭの製造コストを高める要因となる。
【０００６】従って、本発明の目的は、セルの凹凸を減
らして単純な構造のＴＦＴを用いた半導体メモリ装置
（特に、ＳＲＡＭ）を提供することにある。又、本発明
の他の目的は、前記半導体メモリ装置（ＳＲＡＭ）に最
適な製造方法を提供することにある。
らして単純な構造のＴＦＴを用いた半導体メモリ装置
（特に、ＳＲＡＭ）を提供することにある。又、本発明
の他の目的は、前記半導体メモリ装置（ＳＲＡＭ）に最
適な製造方法を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明の半導体メモリ装置は、薄膜トランジスタを
備える半導体メモリ装置において、基板トランジスタの
ソ−ス領域、ドレイン領域及びチャンネル領域を備える
半導体基板と、前記基板トランジスタのチャンネル領域
上に形成された第１ゲ−ト絶縁膜と、前記第１ゲ−ト絶
縁膜上に形成された第１ゲ−ト電極と、少なくとも前記
第１ゲ−ト電極の側壁上に形成された第２ゲ−ト絶縁膜
と、前記第２ゲ−ト絶縁膜を介して前記第１ゲ−ト電極
の側壁に形成された薄膜トランジスタのチャンネル領域
と、前記薄膜トランジスタのチャンネル領域に連結され
た薄膜トランジスタのソ−ス／ドレイン領域とを具備す
ることを特徴とする。
に、本発明の半導体メモリ装置は、薄膜トランジスタを
備える半導体メモリ装置において、基板トランジスタの
ソ−ス領域、ドレイン領域及びチャンネル領域を備える
半導体基板と、前記基板トランジスタのチャンネル領域
上に形成された第１ゲ−ト絶縁膜と、前記第１ゲ−ト絶
縁膜上に形成された第１ゲ−ト電極と、少なくとも前記
第１ゲ−ト電極の側壁上に形成された第２ゲ−ト絶縁膜
と、前記第２ゲ−ト絶縁膜を介して前記第１ゲ−ト電極
の側壁に形成された薄膜トランジスタのチャンネル領域
と、前記薄膜トランジスタのチャンネル領域に連結され
た薄膜トランジスタのソ−ス／ドレイン領域とを具備す
ることを特徴とする。
【０００８】本発明の望ましい態様によれば、前記薄膜
トランジスタのチャンネル領域と前記薄膜トランジスタ
のドレイン領域との間にドレインオフセット領域を有す
る。また、前記薄膜トランジスタのチャンネル領域上
に、第３ゲ−ト絶縁膜を介して前記第１ゲ−ト電極と電
気的に連結された第２ゲ−ト電極をさらに具備する。ま
た、前記基板トランジスタはｎチャンネルトランジスタ
であり、前記薄膜トランジスタはｐチャンネルトランジ
スタである。また、前記基板トランジスタのソ−ス領域
はＬＤＤ構造である。また、前記基板トランジスタのド
レイン領域より前記基板トランジスタのソ−ス領域の不
純物濃度がさらに高い。
トランジスタのチャンネル領域と前記薄膜トランジスタ
のドレイン領域との間にドレインオフセット領域を有す
る。また、前記薄膜トランジスタのチャンネル領域上
に、第３ゲ−ト絶縁膜を介して前記第１ゲ−ト電極と電
気的に連結された第２ゲ−ト電極をさらに具備する。ま
た、前記基板トランジスタはｎチャンネルトランジスタ
であり、前記薄膜トランジスタはｐチャンネルトランジ
スタである。また、前記基板トランジスタのソ−ス領域
はＬＤＤ構造である。また、前記基板トランジスタのド
レイン領域より前記基板トランジスタのソ−ス領域の不
純物濃度がさらに高い。
【０００９】又、本発明の半導体メモリ装置は、薄膜ト
ランジスタを負荷素子として備える半導体メモリ装置に
おいて、半導体基板上の基板トランジスタのチャンネル
領域上に第１ゲ−ト絶縁膜を介して形成される第１ゲ−
ト電極と、該第１ゲ−ト電極の少なくとも側壁上に、該
第１ゲ−ト電極の幅方向に延びて第２ゲ−ト絶縁膜を介
して形成される薄膜トランジスタのチャンネル領域とを
具備することを特徴とする。
ランジスタを負荷素子として備える半導体メモリ装置に
おいて、半導体基板上の基板トランジスタのチャンネル
領域上に第１ゲ−ト絶縁膜を介して形成される第１ゲ−
ト電極と、該第１ゲ−ト電極の少なくとも側壁上に、該
第１ゲ−ト電極の幅方向に延びて第２ゲ−ト絶縁膜を介
して形成される薄膜トランジスタのチャンネル領域とを
具備することを特徴とする。
【００１０】更に、前記基板トランジスタは駆動トラン
ジスタであり、前記薄膜トランジスタは負荷トランジス
タであって、前記半導体メモリ装置はスタティックＲＡ
Ｍであることを特徴とする。前記他の目的を達成するた
めに、本発明の半導体メモリ装置の製造方法は、第１導
電型の半導体基板に活性領域を限定する素子分離領域を
形成する工程と、前記活性領域に第１ゲ−ト絶縁膜を形
成する工程と、前記第１ゲ−ト絶縁膜上に基板トランジ
スタのゲ−トの役割を果たす第１ゲ−ト電極を形成する
工程と、前記第１ゲ−ト電極をマスクとして前記第１導
電型の不純物と反対の第２導電型の不純物を第１濃度で
イオン注入して、前記基板トランジスタのドレイン領域
を形成する工程と、少なくとも前記第１ゲ−ト電極の側
壁を取り囲む第２ゲ−ト絶縁膜を形成する工程と、前記
基板トランジスタのドレイン領域が大気中に露出される
ようにコンタクトホ−ルを形成する工程と、前記コンタ
クトホ−ルを通して前記基板トランジスタのドレイン領
域に接触するシリコン層を蒸着する工程と、前記シリコ
ン層を写真食刻して薄膜トランジスタのソ−ス／ドレイ
ン領域を残し、前記第２ゲ−ト絶縁膜を介して前記第１
ゲ−ト電極の側壁に薄膜トランジスタのチャンネル領域
を形成する工程と、フォトリソグラフィ工程を用いて薄
膜トランジスタのソ−ス／ドレイン領域に第１導電型の
不純物を注入してドレインオフセット領域を形成する工
程と、前記基板トランジスタのソ−ス領域を露出するフ
ォトレジストパタ−ンを形成して前記第２導電型の不純
物を前記第１濃度より高い第２濃度で注入する工程と、
前記フォトレジストパタ−ンをマスクとして前記第１ゲ
−ト電極の一側壁に残る前記シリコン層を食刻する工程
と、前記フォトレジストパタ−ンを取り除く工程とを具
備することを特徴とする。
ジスタであり、前記薄膜トランジスタは負荷トランジス
タであって、前記半導体メモリ装置はスタティックＲＡ
Ｍであることを特徴とする。前記他の目的を達成するた
めに、本発明の半導体メモリ装置の製造方法は、第１導
電型の半導体基板に活性領域を限定する素子分離領域を
形成する工程と、前記活性領域に第１ゲ−ト絶縁膜を形
成する工程と、前記第１ゲ−ト絶縁膜上に基板トランジ
スタのゲ−トの役割を果たす第１ゲ−ト電極を形成する
工程と、前記第１ゲ−ト電極をマスクとして前記第１導
電型の不純物と反対の第２導電型の不純物を第１濃度で
イオン注入して、前記基板トランジスタのドレイン領域
を形成する工程と、少なくとも前記第１ゲ−ト電極の側
壁を取り囲む第２ゲ−ト絶縁膜を形成する工程と、前記
基板トランジスタのドレイン領域が大気中に露出される
ようにコンタクトホ−ルを形成する工程と、前記コンタ
クトホ−ルを通して前記基板トランジスタのドレイン領
域に接触するシリコン層を蒸着する工程と、前記シリコ
ン層を写真食刻して薄膜トランジスタのソ−ス／ドレイ
ン領域を残し、前記第２ゲ−ト絶縁膜を介して前記第１
ゲ−ト電極の側壁に薄膜トランジスタのチャンネル領域
を形成する工程と、フォトリソグラフィ工程を用いて薄
膜トランジスタのソ−ス／ドレイン領域に第１導電型の
不純物を注入してドレインオフセット領域を形成する工
程と、前記基板トランジスタのソ−ス領域を露出するフ
ォトレジストパタ−ンを形成して前記第２導電型の不純
物を前記第１濃度より高い第２濃度で注入する工程と、
前記フォトレジストパタ−ンをマスクとして前記第１ゲ
−ト電極の一側壁に残る前記シリコン層を食刻する工程
と、前記フォトレジストパタ−ンを取り除く工程とを具
備することを特徴とする。
【００１１】本発明の望ましい態様によれば、前記シリ
コン層は、多結晶シリコン層または非晶質シリコン層で
形成する。また、前記フォトレジストパタ−ンを取り除
く工程後に、少なくとも前記薄膜トランジスタのチャン
ネル領域上に第３ゲ−ト絶縁膜を形成する工程と、前記
第３ゲ−ト絶縁膜上に少なくとも前記薄膜トランジスタ
のチャンネル領域を覆い、前記第１ゲ−ト電極に電気的
に連結する第２ゲ−ト電極を形成する工程とをさらに具
備する。また、前記第２ゲ−ト電極は、不純物を含む多
結晶シリコン膜、低抵抗シリサイド膜及び金属膜を用い
て形成する。
コン層は、多結晶シリコン層または非晶質シリコン層で
形成する。また、前記フォトレジストパタ−ンを取り除
く工程後に、少なくとも前記薄膜トランジスタのチャン
ネル領域上に第３ゲ−ト絶縁膜を形成する工程と、前記
第３ゲ−ト絶縁膜上に少なくとも前記薄膜トランジスタ
のチャンネル領域を覆い、前記第１ゲ−ト電極に電気的
に連結する第２ゲ−ト電極を形成する工程とをさらに具
備する。また、前記第２ゲ−ト電極は、不純物を含む多
結晶シリコン膜、低抵抗シリサイド膜及び金属膜を用い
て形成する。
【００１２】又、本発明の半導体メモリ装置の製造方法
は、薄膜トランジスタを負荷素子として備える半導体メ
モリ装置の製造方法であって、半導体基板上の基板トラ
ンジスタのチャンネル領域上に第１ゲ−ト絶縁膜を介し
て第１ゲ−ト電極を形成する工程と、該第１ゲ−ト電極
の少なくとも側壁上に、該第１ゲ−ト電極の幅方向に延
びて第２ゲ−ト絶縁膜を介して薄膜トランジスタのチャ
ンネル領域を形成する工程とを具備することを特徴とす
る。
は、薄膜トランジスタを負荷素子として備える半導体メ
モリ装置の製造方法であって、半導体基板上の基板トラ
ンジスタのチャンネル領域上に第１ゲ−ト絶縁膜を介し
て第１ゲ−ト電極を形成する工程と、該第１ゲ−ト電極
の少なくとも側壁上に、該第１ゲ−ト電極の幅方向に延
びて第２ゲ−ト絶縁膜を介して薄膜トランジスタのチャ
ンネル領域を形成する工程とを具備することを特徴とす
る。
【００１３】更に、前記基板トランジスタは駆動トラン
ジスタであり、前記薄膜トランジスタは負荷トランジス
タであって、前記半導体メモリ装置はスタティックＲＡ
Ｍであることを特徴とする。
ジスタであり、前記薄膜トランジスタは負荷トランジス
タであって、前記半導体メモリ装置はスタティックＲＡ
Ｍであることを特徴とする。
【００１４】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態をさらに詳細に説明する。図３は本実施
の形態のＳＲＡＭセルのレイアウトの平面図であり、図
４は図３のＡＡ′線による断面図である。詳細には、本
実施の形態のＳＲＡＭセルは、駆動トランジスタとして
ｐ型の半導体基板４１に形成された基板トランジスタを
備えており、基板トランジスタのソ−ス領域４３、基板
トランジスタのドレイン領域４５、及びその間に基板ト
ランジスタのチャンネル領域が形成されている。前記基
板トランジスタはｎチャンネルトランジスタである。こ
の際、前記基板トランジスタのソ−ス領域４３はＬＤＤ
（lightly doped drain)構造を有しており、前記基板ト
ランジスタのドレイン領域４５は前記基板トランジスタ
のソ−ス領域４３より低い濃度の不純物を含んでいるの
で、前記ｐ型の半導体基板４１に形成された伝送トラン
ジスタに対する駆動トランジスタのセル比率を増やす役
割を果たす。
明の実施の形態をさらに詳細に説明する。図３は本実施
の形態のＳＲＡＭセルのレイアウトの平面図であり、図
４は図３のＡＡ′線による断面図である。詳細には、本
実施の形態のＳＲＡＭセルは、駆動トランジスタとして
ｐ型の半導体基板４１に形成された基板トランジスタを
備えており、基板トランジスタのソ−ス領域４３、基板
トランジスタのドレイン領域４５、及びその間に基板ト
ランジスタのチャンネル領域が形成されている。前記基
板トランジスタはｎチャンネルトランジスタである。こ
の際、前記基板トランジスタのソ−ス領域４３はＬＤＤ
（lightly doped drain)構造を有しており、前記基板ト
ランジスタのドレイン領域４５は前記基板トランジスタ
のソ−ス領域４３より低い濃度の不純物を含んでいるの
で、前記ｐ型の半導体基板４１に形成された伝送トラン
ジスタに対する駆動トランジスタのセル比率を増やす役
割を果たす。
【００１５】また、前記基板トランジスタのチャンネル
領域上に形成された第１ゲ−ト絶縁膜４７を介して第１
ゲ−ト電極４９が形成されており、前記第１ゲ−ト電極
４９の一方側壁に形成された第２ゲ−ト絶縁膜５１を介
して前記第１ゲ−ト電極４９の幅方向に負荷トランジス
タである薄膜トランジスタのチャンネル領域５３が形成
されている。この際、前記薄膜トランジスタはｐチャン
ネルトランジスタであり、前記薄膜トランジスタのチャ
ンネル領域５３に連結された薄膜トランジスタのソ−ス
／ドレイン領域は、前記薄膜トランジスタのチャンネル
領域５３に連結されたドレインオフセットを有する。そ
して、前記薄膜トランジスタのチャンネル領域５３の上
に形成された第３ゲ−ト絶縁膜５５を介して前記第１ゲ
−ト電極４９と電気的に連結された第２ゲ−ト電極５７
が形成されている。
領域上に形成された第１ゲ−ト絶縁膜４７を介して第１
ゲ−ト電極４９が形成されており、前記第１ゲ−ト電極
４９の一方側壁に形成された第２ゲ−ト絶縁膜５１を介
して前記第１ゲ−ト電極４９の幅方向に負荷トランジス
タである薄膜トランジスタのチャンネル領域５３が形成
されている。この際、前記薄膜トランジスタはｐチャン
ネルトランジスタであり、前記薄膜トランジスタのチャ
ンネル領域５３に連結された薄膜トランジスタのソ−ス
／ドレイン領域は、前記薄膜トランジスタのチャンネル
領域５３に連結されたドレインオフセットを有する。そ
して、前記薄膜トランジスタのチャンネル領域５３の上
に形成された第３ゲ−ト絶縁膜５５を介して前記第１ゲ
−ト電極４９と電気的に連結された第２ゲ−ト電極５７
が形成されている。
【００１６】本実施の形態により形成されたＳＲＡＭセ
ルは、図２に示した従来のＳＲＡＭセルよりその構造が
簡単であり凹凸も少なくて、以後の配線工程が容易であ
ることがわかる。したがって、全体ＳＲＡＭセルの構造
を単純化して収率を向上させる効果がある。かつ、前記
薄膜トランシズタのチャンネル領域５３が、前記第１ゲ
−ト電極４９及び前記第２ゲ−ト電極５７により形成さ
れる２重ゲ−ト構造を有するので、充分な大きさのチャ
ンネルを形成し、且つ、駆動トランジスタである前記基
板トランジスタのソ−ス領域４３はＬＤＤ構造を持ち、
前記基板トランジスタのドレイン領域４５は低い不純物
濃度を有するので、狭い領域に比して高いセル比率を有
する効果がある。
ルは、図２に示した従来のＳＲＡＭセルよりその構造が
簡単であり凹凸も少なくて、以後の配線工程が容易であ
ることがわかる。したがって、全体ＳＲＡＭセルの構造
を単純化して収率を向上させる効果がある。かつ、前記
薄膜トランシズタのチャンネル領域５３が、前記第１ゲ
−ト電極４９及び前記第２ゲ−ト電極５７により形成さ
れる２重ゲ−ト構造を有するので、充分な大きさのチャ
ンネルを形成し、且つ、駆動トランジスタである前記基
板トランジスタのソ−ス領域４３はＬＤＤ構造を持ち、
前記基板トランジスタのドレイン領域４５は低い不純物
濃度を有するので、狭い領域に比して高いセル比率を有
する効果がある。
【００１７】図５Ａ乃至図５Ｄは、本実施の形態のＳＲ
ＡＭを製造する方法を示す断面図である。図５Ａは、ｐ
型の半導体基板４１にｎチャンネルを有する基板トラン
ジスタを形成する工程を示す。詳細には、ｐ型の半導体
基板４１に活性領域を限定する素子分離領域を形成し、
前記活性領域に第１ゲ−ト絶縁膜４７を形成する。引き
続き、前記第１ゲ−ト絶縁膜４７の上に基板トランジス
タのゲ−トの役割を果たす第１ゲ−ト電極４９を形成
し、前記基板トランジスタにｎ型のＬＤＤ構造を形成す
るために、前記第１ゲ−ト電極４９をマスクとしてｎ型
の不純物をイオン注入する。この際、前記ｎ型の不純物
としては、例えば燐（Ｐ）を用いる。前記イオン注入及
び熱処理により基板トランジスタのドレイン領域４５が
形成される。かつ、前記基板トランジスタはＳＲＡＭセ
ルの駆動トランジスタの役割を果たす。前記ｐ型の半導
体基板４１には、前記駆動トランジスタと伝送トランジ
スタとが同時に形成されうる。
ＡＭを製造する方法を示す断面図である。図５Ａは、ｐ
型の半導体基板４１にｎチャンネルを有する基板トラン
ジスタを形成する工程を示す。詳細には、ｐ型の半導体
基板４１に活性領域を限定する素子分離領域を形成し、
前記活性領域に第１ゲ−ト絶縁膜４７を形成する。引き
続き、前記第１ゲ−ト絶縁膜４７の上に基板トランジス
タのゲ−トの役割を果たす第１ゲ−ト電極４９を形成
し、前記基板トランジスタにｎ型のＬＤＤ構造を形成す
るために、前記第１ゲ−ト電極４９をマスクとしてｎ型
の不純物をイオン注入する。この際、前記ｎ型の不純物
としては、例えば燐（Ｐ）を用いる。前記イオン注入及
び熱処理により基板トランジスタのドレイン領域４５が
形成される。かつ、前記基板トランジスタはＳＲＡＭセ
ルの駆動トランジスタの役割を果たす。前記ｐ型の半導
体基板４１には、前記駆動トランジスタと伝送トランジ
スタとが同時に形成されうる。
【００１８】図５Ｂは、前記第１ゲ−ト電極４９の側壁
に薄膜トランジスタのチャンネル領域５３を形成する工
程を示す。詳細には、少なくとも前記第１ゲ−ト電極４
９の側壁を取り囲む第２ゲ−ト絶縁膜５１を形成し、前
記基板トランジスタのドレイン領域４５が大気中に露出
されるようにコンタクトホ−ル（図示せず）を形成す
る。引き続き、前記コンタクトホ−ルを通して前記基板
トランジスタのドレイン領域４５に接触する多結晶シリ
コン層を蒸着し、前記多結晶シリコン層を写真食刻して
薄膜トランジスタのソ−ス／ドレイン領域を残し、従来
のスペ−サ形成の方法で、前記第１ゲ−ト電極４９の側
壁上に前記第２ゲ−ト絶縁膜５１を介して薄膜トランジ
スタのチャンネル領域５３を形成する。この際、前記多
結晶シリコン層の代わりに非晶質シリコン層を用いるこ
とができ、前記薄膜トランジスタのチャンネル領域５３
は前記薄膜トランジスタのソ−ス／ドレイン領域に連結
されている。次に、フォトリソグラフィ工程を用いて、
薄膜トランジスタのソ−ス／ドレイン領域にｐ型の不純
物を注入してドレインオフセット領域を形成する。
に薄膜トランジスタのチャンネル領域５３を形成する工
程を示す。詳細には、少なくとも前記第１ゲ−ト電極４
９の側壁を取り囲む第２ゲ−ト絶縁膜５１を形成し、前
記基板トランジスタのドレイン領域４５が大気中に露出
されるようにコンタクトホ−ル（図示せず）を形成す
る。引き続き、前記コンタクトホ−ルを通して前記基板
トランジスタのドレイン領域４５に接触する多結晶シリ
コン層を蒸着し、前記多結晶シリコン層を写真食刻して
薄膜トランジスタのソ−ス／ドレイン領域を残し、従来
のスペ−サ形成の方法で、前記第１ゲ−ト電極４９の側
壁上に前記第２ゲ−ト絶縁膜５１を介して薄膜トランジ
スタのチャンネル領域５３を形成する。この際、前記多
結晶シリコン層の代わりに非晶質シリコン層を用いるこ
とができ、前記薄膜トランジスタのチャンネル領域５３
は前記薄膜トランジスタのソ−ス／ドレイン領域に連結
されている。次に、フォトリソグラフィ工程を用いて、
薄膜トランジスタのソ−ス／ドレイン領域にｐ型の不純
物を注入してドレインオフセット領域を形成する。
【００１９】図５Ｃは、基板トランジスタのソ−ス領域
４３を形成する工程を示す。詳細には、前記基板トラン
ジスタのソ−ス領域４３を露出するフォトレジストパタ
−ンを形成してｎ型の不純物をイオン注入し、前記基板
トランジスタのソ−ス領域４３をＬＤＤ構造で作成す
る。そして、前記フォトレジストパタ−ンをマスクとし
て、前記第１ゲ−ト電極４９の一方側壁の多結晶シリコ
ン層を食刻する。次に、前記フォトレジストパタ−ンを
取り除く。
４３を形成する工程を示す。詳細には、前記基板トラン
ジスタのソ−ス領域４３を露出するフォトレジストパタ
−ンを形成してｎ型の不純物をイオン注入し、前記基板
トランジスタのソ−ス領域４３をＬＤＤ構造で作成す
る。そして、前記フォトレジストパタ−ンをマスクとし
て、前記第１ゲ−ト電極４９の一方側壁の多結晶シリコ
ン層を食刻する。次に、前記フォトレジストパタ−ンを
取り除く。
【００２０】前記説明した工程を通して、ＳＲＡＭセル
の形成に必要なトランジスタは完成される。しかしなが
ら、前記薄膜トランジスタのチャンネル領域５３で前記
第１ゲ−ト電極４９に隣接した部分にのみ薄膜トランジ
スタのチャンネルが形成されるので、前記負荷トランジ
スタが充分なＯＮ電流を流すことができないこともあ
る。従って、次の工程を加えて２重ゲ−ト構造の薄膜ト
ランジスタを形成することが望ましい。
の形成に必要なトランジスタは完成される。しかしなが
ら、前記薄膜トランジスタのチャンネル領域５３で前記
第１ゲ−ト電極４９に隣接した部分にのみ薄膜トランジ
スタのチャンネルが形成されるので、前記負荷トランジ
スタが充分なＯＮ電流を流すことができないこともあ
る。従って、次の工程を加えて２重ゲ−ト構造の薄膜ト
ランジスタを形成することが望ましい。
【００２１】図５Ｄは、前記薄膜トランジスタの第２ゲ
−ト電極５７を形成する工程を示す。詳細には、少なく
とも前記薄膜トランジスタのチャンネル領域５３の上に
第３ゲ−ト絶縁膜５５を形成し、前記第３ゲ−ト絶縁膜
５５の上に少なくとも前記薄膜トランジスタのチャンネ
ル領域５３を覆い、前記第１ゲ−ト電極４９に電気的に
連結された第２ゲ−ト電極５７を形成する。この際、前
記第２ゲ−ト電極５７は不純物を含む多結晶シリコン
膜、低抵抗シリサイド膜及び金属膜を用いて形成するこ
ともできる。
−ト電極５７を形成する工程を示す。詳細には、少なく
とも前記薄膜トランジスタのチャンネル領域５３の上に
第３ゲ−ト絶縁膜５５を形成し、前記第３ゲ−ト絶縁膜
５５の上に少なくとも前記薄膜トランジスタのチャンネ
ル領域５３を覆い、前記第１ゲ−ト電極４９に電気的に
連結された第２ゲ−ト電極５７を形成する。この際、前
記第２ゲ−ト電極５７は不純物を含む多結晶シリコン
膜、低抵抗シリサイド膜及び金属膜を用いて形成するこ
ともできる。
【００２２】引き続き、通常の配線工程によりＳＲＡＭ
を製造する。以上、一例により本発明を具体的に説明し
たが、本発明はこれに限定されず、本発明の技術的な思
想内において当分野の通常の知識を持つ者によりその変
形や改良が可能である。例えば、本発明はＳＲＡＭに限
らず他の半導体メモリ装置にも適用される。
を製造する。以上、一例により本発明を具体的に説明し
たが、本発明はこれに限定されず、本発明の技術的な思
想内において当分野の通常の知識を持つ者によりその変
形や改良が可能である。例えば、本発明はＳＲＡＭに限
らず他の半導体メモリ装置にも適用される。
【００２３】
【発明の効果】このように形成された本発明の半導体メ
モリ装置（特に、ＳＲＡＭ）は、構造が簡単で凹凸が少
なくて以後の配線工程が容易である。したがって、全体
のメモリセルの構造を単純化して収率を向上させる。ま
た、前記薄膜トランジスタのチャンネル領域が前記第１
ゲ−ト電極及び前記第２ゲ−ト電極により形成される２
重ゲ−ト構造を有するので、充分な大きさのチャンネル
領域を形成し、前記基板トランジスタのソ−ス領域はＬ
ＤＤ構造を持ち、前記基板トランジスタのドレイン領域
は低い不純物濃度を有するので、狭い領域に比して高い
セル比率を有する効果がある。
モリ装置（特に、ＳＲＡＭ）は、構造が簡単で凹凸が少
なくて以後の配線工程が容易である。したがって、全体
のメモリセルの構造を単純化して収率を向上させる。ま
た、前記薄膜トランジスタのチャンネル領域が前記第１
ゲ−ト電極及び前記第２ゲ−ト電極により形成される２
重ゲ−ト構造を有するので、充分な大きさのチャンネル
領域を形成し、前記基板トランジスタのソ−ス領域はＬ
ＤＤ構造を持ち、前記基板トランジスタのドレイン領域
は低い不純物濃度を有するので、狭い領域に比して高い
セル比率を有する効果がある。
【図１】薄膜トランジスタを用いたＳＲＡＭセルの等価
回路図である。
回路図である。
【図２】従来の方法で形成されたＴＦＴを含むＳＲＡＭ
セルの構造を示す断面図である。
セルの構造を示す断面図である。
【図３】本実施の形態によるＳＲＡＭセルのレイアウト
の平面図である。
の平面図である。
【図４】図３のＡＡ′線による断面図である。
【図５Ａ】本実施の形態によりＳＲＡＭを製造する方法
を示す断面図である。
を示す断面図である。
【図５Ｂ】本実施の形態によりＳＲＡＭを製造する方法
を示す断面図である。
を示す断面図である。
【図５Ｃ】本実施の形態によりＳＲＡＭを製造する方法
を示す断面図である。
を示す断面図である。
【図５Ｄ】本実施の形態によりＳＲＡＭを製造する方法
を示す断面図である。
を示す断面図である。
Claims (14)
- 【請求項１】 薄膜トランジスタを備える半導体メモリ
装置において、 基板トランジスタのソ−ス領域、ドレイン領域及びチャ
ンネル領域を備える半導体基板と、 前記基板トランジスタのチャンネル領域上に形成された
第１ゲ−ト絶縁膜と、 前記第１ゲ−ト絶縁膜上に形成された第１ゲ−ト電極
と、 少なくとも前記第１ゲ−ト電極の側壁上に形成された第
２ゲ−ト絶縁膜と、 前記第２ゲ−ト絶縁膜を介して前記第１ゲ−ト電極の側
壁に形成された薄膜トランジスタのチャンネル領域と、 前記薄膜トランジスタのチャンネル領域に連結された薄
膜トランジスタのソ−ス／ドレイン領域とを具備するこ
とを特徴とする半導体メモリ装置。 - 【請求項２】 前記薄膜トランジスタのチャンネル領域
と前記薄膜トランジスタのドレイン領域との間にドレイ
ンオフセット領域を有することを特徴とする請求項１に
記載の半導体メモリ装置。 - 【請求項３】 前記薄膜トランジスタのチャンネル領域
上に、第３ゲ−ト絶縁膜を介して前記第１ゲ−ト電極と
電気的に連結された第２ゲ−ト電極をさらに具備するこ
とを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項４】 前記基板トランジスタはｎチャンネルト
ランジスタであり、前記薄膜トランジスタはｐチャンネ
ルトランジスタであることを特徴とする請求項１に記載
の半導体メモリ装置。 - 【請求項５】 前記基板トランジスタのソ−ス領域はＬ
ＤＤ構造であることを特徴とする請求項１に記載の半導
体メモリ装置。 - 【請求項６】 前記基板トランジスタのドレイン領域よ
り前記基板トランジスタのソ−ス領域の不純物濃度がさ
らに高いことを特徴とする請求項１に記載の半導体メモ
リ装置。 - 【請求項７】 薄膜トランジスタを負荷素子として備え
る半導体メモリ装置において、 半導体基板上の基板トランジスタのチャンネル領域上に
第１ゲ−ト絶縁膜を介して形成される第１ゲ−ト電極
と、 該第１ゲ−ト電極の少なくとも側壁上に、該第１ゲ−ト
電極の幅方向に延びて第２ゲ−ト絶縁膜を介して形成さ
れる薄膜トランジスタのチャンネル領域とを具備するこ
とを特徴とする半導体メモリ装置。 - 【請求項８】 前記基板トランジスタは駆動トランジス
タであり、前記薄膜トランジスタは負荷トランジスタで
あって、前記半導体メモリ装置はスタティックＲＡＭで
あることを特徴とする請求項１乃至７のいずれか１つに
記載の半導体メモリ装置。 - 【請求項９】 第１導電型の半導体基板に活性領域を限
定する素子分離領域を形成する工程と、 前記活性領域に第１ゲ−ト絶縁膜を形成する工程と、 前記第１ゲ−ト絶縁膜上に基板トランジスタのゲ−トの
役割を果たす第１ゲ−ト電極を形成する工程と、 前記第１ゲ−ト電極をマスクとして前記第１導電型の不
純物と反対の第２導電型の不純物を第１濃度でイオン注
入して、前記基板トランジスタのドレイン領域を形成す
る工程と、 少なくとも前記第１ゲ−ト電極の側壁を取り囲む第２ゲ
−ト絶縁膜を形成する工程と、 前記基板トランジスタのドレイン領域が大気中に露出さ
れるようにコンタクトホ−ルを形成する工程と、 前記コンタクトホ−ルを通して前記基板トランジスタの
ドレイン領域に接触するシリコン層を蒸着する工程と、 前記シリコン層を写真食刻して薄膜トランジスタのソ−
ス／ドレイン領域を残し、前記第２ゲ−ト絶縁膜を介し
て前記第１ゲ−ト電極の側壁に薄膜トランジスタのチャ
ンネル領域を形成する工程と、 フォトリソグラフィ工程を用いて薄膜トランジスタのソ
−ス／ドレイン領域に第１導電型の不純物を注入してド
レインオフセット領域を形成する工程と、 前記基板トランジスタのソ−ス領域を露出するフォトレ
ジストパタ−ンを形成して前記第２導電型の不純物を前
記第１濃度より高い第２濃度で注入する工程と、 前記フォトレジストパタ−ンをマスクとして前記第１ゲ
−ト電極の一側壁に残る前記シリコン層を食刻する工程
と、 前記フォトレジストパタ−ンを取り除く工程とを具備す
ることを特徴とする半導体メモリ装置の製造方法。 - 【請求項１０】 前記シリコン層は、多結晶シリコン層
または非晶質シリコン層で形成することを特徴とする請
求項９に記載の半導体メモリ装置の製造方法。 - 【請求項１１】 前記フォトレジストパタ−ンを取り除
く工程後に、少なくとも前記薄膜トランジスタのチャン
ネル領域上に第３ゲ−ト絶縁膜を形成する工程と、 前記第３ゲ−ト絶縁膜上に少なくとも前記薄膜トランジ
スタのチャンネル領域を覆い、前記第１ゲ−ト電極に電
気的に連結する第２ゲ−ト電極を形成する工程とをさら
に具備することを特徴とする請求項９に記載の半導体メ
モリ装置の製造方法。 - 【請求項１２】 前記第２ゲ−ト電極は、不純物を含む
多結晶シリコン膜、低抵抗シリサイド膜及び金属膜を用
いて形成することを特徴とする請求項１１に記載の半導
体メモリ装置の製造方法。 - 【請求項１３】 薄膜トランジスタを負荷素子として備
える半導体メモリ装置の製造方法であって、 半導体基板上の基板トランジスタのチャンネル領域上に
第１ゲ−ト絶縁膜を介して第１ゲ−ト電極を形成する工
程と、 該第１ゲ−ト電極の少なくとも側壁上に、該第１ゲ−ト
電極の幅方向に延びて第２ゲ−ト絶縁膜を介して薄膜ト
ランジスタのチャンネル領域を形成する工程とを具備す
ることを特徴とする半導体メモリ装置の製造方法。 - 【請求項１４】 前記基板トランジスタは駆動トランジ
スタであり、前記薄膜トランジスタは負荷トランジスタ
であって、前記半導体メモリ装置はスタティックＲＡＭ
であることを特徴とする請求項９乃至１３のいずれか１
つに記載の半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950017154A KR0170311B1 (ko) | 1995-06-23 | 1995-06-23 | 스태틱 랜덤 억세스 메모리 및 그 제조방법 |
| KR95-17154 | 1995-06-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098238A true JPH098238A (ja) | 1997-01-10 |
Family
ID=19418061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8141689A Pending JPH098238A (ja) | 1995-06-23 | 1996-06-04 | 半導体メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5866921A (ja) |
| JP (1) | JPH098238A (ja) |
| KR (1) | KR0170311B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
| US6417032B1 (en) * | 2000-04-11 | 2002-07-09 | Taiwan Semiconductor Manufacturing Company | Method of forming cross strapped Vss layout for full CMOS SRAM cell |
| US6495401B1 (en) * | 2000-10-12 | 2002-12-17 | Sharp Laboratories Of America, Inc. | Method of forming an ultra-thin SOI MOS transistor |
| JP5110079B2 (ja) * | 2007-03-16 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554572A (en) * | 1983-06-17 | 1985-11-19 | Texas Instruments Incorporated | Self-aligned stacked CMOS |
| JPH0714009B2 (ja) * | 1987-10-15 | 1995-02-15 | 日本電気株式会社 | Ｍｏｓ型半導体記憶回路装置 |
| US5214295A (en) * | 1992-01-28 | 1993-05-25 | Micron Technology, Inc. | Thin film field effect transistor, CMOS inverter, and methods of forming thin film field effect transistors and CMOS inverters |
| US5173754A (en) * | 1992-02-03 | 1992-12-22 | Micron Technology, Inc. | Integrated circuit device with gate in sidewall |
| US5324860A (en) * | 1993-10-27 | 1994-06-28 | Sepracor, Inc. | Process for 3,5-di-tert-butylsalicylaldehyde |
| US5640023A (en) * | 1995-08-31 | 1997-06-17 | Sgs-Thomson Microelectronics, Inc. | Spacer-type thin-film polysilicon transistor for low-power memory devices |
-
1995
- 1995-06-23 KR KR1019950017154A patent/KR0170311B1/ko not_active IP Right Cessation
-
1996
- 1996-06-04 JP JP8141689A patent/JPH098238A/ja active Pending
-
1998
- 1998-02-20 US US09/026,635 patent/US5866921A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0170311B1 (ko) | 1999-02-01 |
| KR970003952A (ko) | 1997-01-29 |
| US5866921A (en) | 1999-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040922 |