JPH04321271A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、特
に、チャネル層に薄膜多結晶シリコンを用いた薄膜多結
晶シリコントランジスタの構造、ならびにその製造方法
に関するものである。

【０００２】

【従来の技術】高集積化が進むＳＲＡＭにおいて、小面
積で低待機時電流を実現するために、シリコン基板上に
形成したｎチャネルＭＯＳトランジスタ（以下、ＮＭＯ
Ｓトランジスタと称す）上にｐチャネルＭＯＳ薄膜多結
晶シリコントランジスタ（ＴｈｉｎＦｉｌｍ　Ｔｒａｎ
ｓｉｓｔｏｒ：ＴＦＴ）（以下、ＰＭＯＳ−ＴＦＴと称
す）を積み重ねたメモリセル（完全ＣＭＯＳ型）が要求
されている。

【０００３】図１１はこのようなＰＭＯＳ−ＴＦＴをＰ
ＭＯＳ負荷として用いたＳＲＡＭメモリセルの断面構造
を示すものであり、ここでは一例として２層ポリサイド
層，２層ポリシリコン層で形成したものを示している。 図において、１０はＰＭＯＳ−ＴＦＴ、１１はＮＭＯＳ
トランジスタ、１３はＮＭＯＳトランジスタ１１のゲー
ト電極を構成する１層目ポリサイド、１４はＮＭＯＳト
ランジスタ１１のソース，ドレイン領域、１５は素子分
離用の酸化膜である。また、１６は接地配線としての２
層目ポリサイド、１は３層目ポリシリコンからなるＰＭ
ＯＳ−ＴＦＴ１０のゲート電極、３はゲート酸化膜、４
ａ，４ｂ，５は４層目ポリシリコンであり、４ａ，４ｂ
はＰＭＯＳ−ＴＦＴ１０のソース，ドレイン領域、５は
チャネルである。

【０００４】また、ＳＲＡＭメモリセルの等価回路図を
図１２に示す。図に示すように、ＣＭＯＳ型メモリセル
１２は４個のＮＭＯＳトランジスタ１１ａ〜１１ｃと２
個のＰＭＯＳ−ＴＦＴ１０ａ，１０ｂから構成されてい
る。なお、２０はビット線、２１はワード線である。

【０００５】図１３は薄膜多結晶シリコントランジスタ
のうち、ゲートがチャネル層の下に形成されるタイプ（
Ｆゲート型）の一般的な場合の断面構造図である。図に
おいて、２はシリコンウエハ上等に形成されたシリコン
酸化膜等からなる下地酸化膜、１は下地酸化膜２上に形
成された、第１層目の多結晶シリコンからなるゲート電
極、３はシリコン酸化膜等のゲート酸化膜、４ａ，４ｂ
はそれぞれ第２層目の薄膜多結晶シリコンからなるソー
ス領域及びドレイン領域、５は第２層薄膜多結晶シリコ
ンからなるチャネルである。

【０００６】以下、上述したＳＲＡＭの目的に合わせて
、ＳＲＡＭメモリセルのＰＭＯＳ負荷として用いるＰＭ
ＯＳ−ＴＦＴの製造方法について図１４を用いて説明す
る。

【０００７】まず、シリコンウエハ（図示せず）上にＣ
ＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔ
ｉｏｎ）法で酸化膜，例えばシリコン酸化膜を堆積し、
下地酸化膜２を形成する。 そして下地酸化膜２上にＣＶＤ法を用いてゲート電極用
の第１層多結晶シリコン膜を例えば３００ｎｍ堆積し、
イオン注入法によって導電性を持たせた後、周知のフォ
トリソグラフィ法によってゲートパターン１を形成する
（図１４（ａ）　）。

【０００８】次に、減圧ＣＶＤ法によって全面にゲート
酸化膜用のシリコン酸化膜３を、例えば４０ｎｍ堆積し
（図１４（ｂ）　）、続いて、能動体として働く第２層
多結晶シリコン膜を、全面に例えば３０ｎｍ堆積する（
図１４（ｃ））　　。

【０００９】この状態でフォトリソグラフィ法によって
チャネルとなるべき領域５にレジストパターン９を設け
、該レジストパターン９をマスクとしてソース，ドレイ
ン領域となる部分にイオン注入を行う（図１４（ｃ）　
）　。そして、熱処理を施すことによって前記工程で注
入したイオン種を活性化し、これによってソース領域４
ａ，ドレイン領域４ｂを形成する（図１４（ｄ）　）。 その後はレジスト９を除去し、ソース，ドレイン，ゲー
ト部にコンタクトホールを形成し、Ａｌ−Ｓｉ等をスパ
ッタ法で堆積して端子を形成し、ＰＭＯＳ−ＴＦＴを完
成する。

【００１０】

【発明が解決しようとする課題】以上のように、従来の
ＰＭＯＳ−ＴＦＴの製造方法によれば、チャネル領域５
を覆う部分にレジストパターン９を設け、これをマスク
として不純物を注入し、これにより、ソース・ドレイン
領域４ａ，４ｂを形成していた。しかしながら、このレ
ジストパターン９の形成においては、図１４（ｄ）　に
示すように段差のある第２層目の薄膜多結晶シリコン５
上にレジストを塗布する工程、フォトマスクを用いてこ
れを露光する工程、現像処理する工程等の幾つもの工程
を経なければならず、段差のある部分にレジストパター
ン９を形成すること、また、露光装置の重ね合わせ精度
誤差等から所望のレジストパターン９を得ることは非常
に困難であり、ゲート電極１に対して、所望のソース，
ドレイン領域４ａ，４ｂを制御性，再現性よく形成する
ことができなかった。またこのようにレジストパターン
９がずれると、ソース寄生抵抗が変化するとともに、チ
ャネル５とドレイン領域４ｂとの接合部が変化してトラ
ンジスタのオフ電流値が変化し、トランジスタの特性が
大きく変動してしまうという問題があった。そしてこれ
はデバイスが高集積化してゲートの寸法が短縮化される
につれてますます大きな問題となっていた。

【００１１】また、従来のＳＲＡＭメモリセルにおいて
は、図１２に示すように、１つのＮＭＯＳトランジスタ
上に単数個のＰＭＯＳ−ＴＦＴを積層していたため、チ
ャネル５とドレイン部４ｂの接合部には供給電圧（例え
ば、５Ｖ）がそのまま印加されることとなり、トランジ
スタのＯＦＦ電流値、即ち、リーク電流が大きいという
問題点があった。

【００１２】この発明は上記のような問題点を解消する
ためになされたもので、ソース，ドレイン領域を制御性
，再現性よく形成できる半導体装置の製造方法を提供す
るともに、このように制御性，再現性よく形成されたソ
ース，ドレイン領域を有し、しかも実効的なドレイン電
界が小さくリーク電流の少ない半導体装置の構造を提供
することを目的とする。

【００１３】

【課題を解決するための手段】この発明に係る半導体装
置は、不純物が添加された絶縁膜上に第１層多結晶シリ
コン膜からなるゲート電極を形成し、熱酸化法によって
ゲート電極の表面部にシリコン酸化膜を形成し、全面に
第２層薄膜多結晶シリコンを堆積し、第２薄膜多結晶シ
リコンの不純物添加絶縁膜との接触部分のみに不純物添
加絶縁膜から不純物拡散してソース，ドレイン領域を形
成してなるものである。

【００１４】また、この発明に係る半導体装置は、前述
の半導体装置を同一サイズで複数個直列に接続し、その
両端電極のみをソース電極，ドレイン電極とし、ゲート
はそれらすべてで共通となるように形成してなることを
特徴としており、しかもＳＲＡＭのＰＭＯＳ負荷として
用いるようにしたものである。

【００１５】また、この発明に係る半導体装置は、不純
物が添加された絶縁膜上に第１層多結晶シリコン膜から
なるゲート電極を形成し、熱酸化法によってゲート電極
の表面部にシリコン酸化膜を形成し、全面に絶縁膜を形
成してエッチバックにより前記ゲート電極の両側壁に絶
縁膜のサイドウオールを形成し、全面に第２層薄膜多結
晶シリコンを堆積し、第２薄膜多結晶シリコンの不純物
添加の絶縁膜との接触部分のみに不純物添加の絶縁膜か
ら不純物拡散してソース，ドレイン領域を形成してなる
ものである。

【００１６】また、さらにこの発明に係る半導体装置は
、前述の半導体装置を同一サイズで複数個直列に接続し
、その両端電極のみをソース電極，ドレイン電極とし、
ゲートはそれらすべてで共通となるように形成してなる
ことを特徴としており、しかもＳＲＡＭのＰＭＯＳ負荷
として用いるようにしたものである。

【００１７】

【作用】この発明による半導体装置によれば、不純物を
含む下地絶縁膜を形成し、その上に第１層多結晶シリコ
ンからなるゲート電極パターンを設け、ゲート電極の表
面に熱酸化膜を形成した後、チャネル用の第２層薄膜多
結晶シリコンを形成し、これの下地絶縁膜と接触した部
分のみ熱拡散によって不純物拡散させて形成した不純物
拡散領域をソース，ドレイン領域としたので、自己整合
的に形成されたソース，ドレイン領域が得られる。

【００１８】また、この場合、このＴＦＴを同一サイズ
で複数個直列に連結し、両端の電極のみをソース，ドレ
イン電極とし、ゲート電極はこれら複数個のＴＦＴの共
通電極とし、かつ、これをＳＲＡＭのＰＭＯＳ負荷とし
て用いるようにしたものにおいては、実効的に１個のＴ
ＦＴに印加される供給電圧を低減でき、その結果、リー
ク電流を減少させることができる。

【００１９】また、この発明による半導体装置によれば
、不純物を含む下地絶縁膜上に第１層多結晶シリコン膜
からなるゲート電極パターンを設け、ゲート電極の表面
部に熱酸化膜を形成するとともに、ゲート電極の両側壁
部に絶縁膜のサイドウオールを形成し、全面に第２層薄
膜多結晶シリコンを堆積し、これの下地酸化膜との接触
部分のみに熱拡散により不純物拡散させて形成した不純
物拡散領域をソース，ドレイン領域としたので、自己整
合的に形成されたソース，ドレイン領域が得られるとと
もに、該ソース，ドレイン領域をゲート電極から一定の
オフセット間隔を設けて形成できる。

【００２０】また、この場合、このＴＦＴを同一サイズ
で複数個直列に連結し、その両端電極のみをソース電極
，ドレイン電極とし、ゲートはそれらすべてで共通とな
るように形成し、かつＳＲＡＭのＰＭＯＳ負荷として用
いるようにしたものにおいては、実効的に１個のＴＦＴ
に印加される供給電圧を低減でき、その結果、リーク電
流を減少させることができる。また、個々のＴＦＴにお
いて、不純物拡散領域をゲート電極に対して一定のオフ
セット間隔を設けて形成できるので、さらにリーク電流
の低減が図れる。

【００２１】

【実施例】以下、この発明の一実施例を図を用いて説明
する。図１はこの発明の第１の実施例による半導体装置
の断面構造を示しており、図において、１は第１層多結
晶シリコンからなるゲート電極、７は不純物が添加され
た下地酸化膜、６は第１層ポリシリコン１の表面に形成
された熱酸化膜、４ａは第２層薄膜多結晶シリコンから
なるソース領域、４ｂは第２層薄膜多結晶シリコンから
なるドレイン領域、５は第２層薄膜多結晶シリコンから
なるチャネルである。

【００２２】また、図２（ａ）　〜（ｄ）　は図１の構
造の製造方法を各主要工程順に示したものであり、図に
おいて、図１と同一符号は同一または相当部分を示して
いる。以下、製造方法について図２を用いて説明する。 特に、本実施例ではＰＭＯＳ−ＴＦＴの場合を例に説明
する。

【００２３】まず、シリコンウエハ（図示せず）上にボ
ロン等のＰ型の不純物が添加された酸化膜２を形成し、
該酸化膜２上に、第１層多結晶シリコン１をＣＶＤ法に
て堆積し、Ｎ型不純物を注入してＮ型の導電性を持たせ
た後、フォトリソグラフィ法によって所望のゲートパタ
ーンに加工する（図２（ａ））。

【００２４】次に、熱酸化法によって多結晶シリコン１
の側壁及び上面部にゲート絶縁膜用の酸化膜６を形成す
る（図２（ｂ））。

【００２５】次いで、チャネル用の第２層薄膜多結晶シ
リコン５を全面に堆積し（図２（ｃ））、その後、熱処
理によって下地のボロン添加酸化膜７より、下地と接触
している多結晶シリコン５部のみに選択的に不純物拡散
させ、これにより、ソース，ドレイン領域４ａ，４ｂを
形成する（図２（ｄ））。

【００２６】その後は、ソース４ａ，ドレイン４ｂ，ゲ
ート部にコンタクトホールを形成し、Ａｌ−Ｓｉ等をス
パッタ法で堆積して端子を形成し、ＰＭＯＳ−ＴＦＴを
完成する。

【００２７】このような本実施例の製造方法によれば、
下地絶縁膜７をＰ型不純物を含む絶縁膜から構成し、そ
の上にパターニングしたゲート電極１を形成し、ゲート
電極１の表面にのみ熱酸化膜６を形成し、その後、チャ
ネル用薄膜多結晶シリコン５を全面に設け、チャネル用
薄膜多結晶シリコン５の下地絶縁膜７と接触した部分の
みに選択的に下地絶縁膜７から熱拡散によって不純物拡
散させ、ＴＦＴのソース，ドレイン領域４ａ，４ｂを形
成するようにしたので、従来のように、フォトリソグラ
フィー工程を用いることなく、自己整合的にソース，ド
レイン領域４ａ，４ｂを形成でき、同一特性のＴＦＴを
再現性，制御性よく形成することができる。

【００２８】次に、本発明の第２の実施例による半導体
装置の断面構造を図３に示す。図３において、図１と同
一符号は同一または相当部分を示しており、８はゲート
電極１の両側壁にそれぞれ熱酸化膜６を介して形成され
た絶縁膜のサイドウオールである。

【００２９】以下、図３の構造の製造方法を図４（ａ）
　〜（ｅ）　を用いて説明する。本実施例においてもＰ
ＭＯＳ−ＴＦＴの場合を例に説明する。まず、上記実施
例の製造方法と同様に、ボロン等のＰ型の不純物が添加
された酸化膜２上に、Ｎ型の第１層多結晶シリコン１か
らなるゲートパターンを形成し（図４（ａ））、熱酸化
法によってゲート電極１の側壁及び上面部にゲート絶縁
膜用の酸化膜６を形成する（図４（ｂ））。

【００３０】次いで、本実施例では全面に所望の膜厚の
絶縁膜８を設け（図４（ｃ）　）、該絶縁膜を全面エッ
チバックし、ゲート電極１の両側壁部にのみに選択的に
絶縁膜のサイドウオールを形成する。そして、全面にチ
ャネル用の第２層薄膜多結晶シリコン５を堆積する（図
４（ｄ）　）。

【００３１】その後、上記実施例と同様に、熱処理によ
って下地のボロン添加酸化膜７より、下地と接触してい
る多結晶シリコン５部のみに選択的に不純物拡散させ、
これにより、ソース，ドレイン領域４ａ，４ｂを形成す
る（図４（ｄ））。その後は、ソース４ａ，ドレイン４
ｂ，ゲート部にコンタクトホールを形成し、Ａｌ−Ｓｉ
等をスパッタ法で堆積して端子を形成し、ＰＭＯＳ−Ｔ
ＦＴを完成する。

【００３２】このような本実施例の製造方法によれば、
上記第１の実施例と同様にチャネル用薄膜多結晶シリコ
ン膜５の下地絶縁膜７と接触した部分のみに選択的に下
地絶縁膜７から熱拡散によって不純物拡散させ、ソース
，ドレイン領域４ａ，４ｂを形成したので、自己整合的
にソース，ドレイン領域４ａ，４ｂを形成でき、同一特
性のＴＦＴを再現性，制御性よく形成できる。さらに本
実施例ではこれに加えてゲート電極１の側壁部に絶縁膜
のサイドウオール８を形成したので、ソース，ドレイン
領域４ａ，４ｂを、ゲート電極１に対して所望の間隔だ
け離して形成することができる。従って、上記実施例に
比してさらにドレイン接合部の電界が緩和されたものを
得ることができるという効果がある。

【００３３】また、図５は本発明の第３の実施例による
半導体装置として、ＣＭＯＳ型のＳＲＡＭメモリセルの
ＰＭＯＳ負荷として用いるＰＭＯＳ−ＴＦＴの断面構造
を示しており、また図６はその上面図を示している。こ
れらの図において、図１と同一符号は同一または相当部
分を示しており、本実施例は同時に複数個（本実施例で
はｎ個）のＰＭＯＳ−ＴＦＴを直列に連結し、各ＰＭＯ
Ｓ−ＴＦＴのゲート電極１を複数個のＴＦＴで共通とし
たものである。４ａ，４ｂは上記実施例と同様に、下地
酸化膜７からの不純物拡散により形成されたソース，ド
レイン領域であり、４ｃは同様に下地酸化膜７からの不
純物拡散により形成された、複数個のＰＭＯＳ−ＴＦＴ
をシリーズに連結するための中間電極を示している。

【００３４】また、図７は本実施例のＳＲＡＭメモリセ
ルの等価回路を示しており、ＮＭＯＳトランジスタ１１
ａ及びＮＭＯＳトランジスタ１１ｂ上には、それぞれ図
５に示したｎ個のＰＭＯＳ−ＴＦＴを直列に連結してな
る本実施例のＰＭＯＳ−ＴＦＴ１０ｃ，１０ｄが設けら
れている。

【００３５】このような本実施例のＳＲＡＭメモリセル
構造においては、１つのＮＭＯＳトランジスタ上にこれ
らの両端電極のみをソース及びドレイン電極とし、ゲー
ト電極はすべて共通電極として複数個シリーズに連結し
たＰＭＯＳ−ＴＦＴを形成するようにしたので、実効的
に１個のＴＦＴに印加される供給電圧を低減でき、その
結果、リーク電流を減少させることができる。

【００３６】これは図１５に示す、ポリシリコンを用い
たＴＦＴのサブスレッショルド特性より理解できる。即
ち、バルクシリコンをチャネルに用いたトランジスタに
おいては、リーク電流（ゲート電圧ＶＧ　＝０時）はド
レイン電圧に依存せず、すべて数ｆＡオーダである。し
かし、ポリシリコンをチャネルに用いたものについては
、ドレイン電圧を高くするほど、リーク電流が上昇する
特徴がある。これを低減する方法として、実効的に印加
されるドレイン電圧のみを低下させることが有効である
。 また、ＯＮ電流（ＶＧ　＝−５Ｖ）の場合はドレイン電
圧の依存性がほとんどないため、トランジスタのパフォ
ーマンスは保持できる。

【００３７】また、本実施例のＳＲＡＭメモリセルにお
いては、短チャネル構造にしても上述のように、実効的
なソース，ドレイン電圧（ＶＤＳ）が小さいため、パン
チスルーに強いものが得られる効果がある。

【００３８】また、図５の構造の製造方法を図８を用い
て説明する。まず、ボロン等のＰ型不純物が添加された
下地酸化膜７上にＣＶＤ法等により第１層多結晶シリコ
ン膜を形成し、不純物導入によりこれにＮ型の導電性を
持たせ、ｎ個のゲートパターンに加工する（図８（ａ）
）。 ここで、ｎ個のゲートパターンは図６に示すように共通
接続となるように形成する。

【００３９】次に熱酸化法によって各ゲート電極１の側
壁及び上面部にゲート絶縁膜用の酸化膜６を形成する（
図８（ｂ））。次いで、全面にチャネル用の第２層薄膜
多結晶シリコン５を堆積する（図８（ｃ）　）。

【００４０】その後、熱処理によって下地のボロン添加
酸化膜７より、下地と接触している第２層薄膜多結晶シ
リコン５部のみに選択的に不純物拡散させ、これにより
、両端の第２層薄膜多結晶シリコン５にソース，ドレイ
ン部４ａ，４ｂ形成するとともに、隣接するゲート電極
１間の第２層薄膜多結晶シリコン５に中間電極４ｃを形
成する（図８（ｄ）　）　　。

【００４１】このような本実施例の製造方法によれば、
ゲートパターンの形成時に、複数個のトランジスタを共
通ゲートとして形成することにより、同一工程にて同時
に複数個のＴＦＴをシリーズに連結して形成することが
できる。また、チャネル用の第２層薄膜多結晶シリコン
５の下地絶縁膜７と接触した部分のみに選択的に下地絶
縁膜７から熱拡散によって不純物拡散させ、両端電極の
みをソース及びドレイン領域４ａ，４ｂとし、その他は
中間電極４ｃとしたので、自己整合的にソース，ドレイ
ン領域４ａ，４ｂ及び中間電極４ｃを形成でき、同一特
性のＴＦＴを再現性，制御性よく形成できる。よって本
実施例の製造方法によれば、実効的に１個のＴＦＴに印
加される供給電圧が低減でき、リーク電流を減少させる
ことができるものを、簡単な製造工程で制御性，再現性
よく形成できるという効果がある。

【００４２】さらに本発明の第４の実施例による半導体
装置として、ＣＭＯＳ型のＳＲＡＭメモリセルのＰＭＯ
Ｓ負荷として用いるＰＭＯＳ−ＴＦＴの断面構造を図９
に示す。図において、図３及び図５と同一符号は同一ま
たは相当部分であり、本実施例は上記実施例と同様に、
同時にｎ個のＰＭＯＳ−ＴＦＴを直列に連結して形成し
、各ＰＭＯＳ−ＴＦＴのゲート電極１を複数個のＴＦＴ
で共通としたものであり、上記第３の実施例のものと異
なるのは、各ゲート電極１の側壁に絶縁膜のサイドウオ
ール８を設け、ソース，ドレイン部４ａ，４ｂ及び中間
電極４ｃをゲート電極１に対してオフセットで形成して
いる点である。

【００４３】また、図９の構造の製造方法を図１０（ａ
）　〜（ｆ）　に示す。本実施例では、図１０（ｃ）　
及び図１０（ｄ）　に示すように、ゲート電極１の表面
部に熱酸化膜を形成後、全面に絶縁膜を堆積し、エッチ
バックにより各ゲート電極１の両側壁部に絶縁膜のサイ
ドウオール８を形成している点でのみ上述の図８に示し
た製造方法と異なっており、その他の工程については上
記実施例と全く同様であるのでその説明は省略する。

【００４４】このような本実施例によれば、各ＴＦＴに
おいて、ゲート電極１の側壁部に絶縁膜のサイドウオー
ル８を設けているので、下地酸化膜７からの不純物拡散
により形成されたソース，ドレイン領域４ａ，４ｂ及び
中間電極４ｃをゲート電極１に対して一定のオフセット
間隔を設けて形成することができる。よって、上記第３
の実施例の効果に加え、さらに、実効的に１個のＴＦＴ
に印加される供給電圧を低減することができ、リーク電
流の低減を図ることができるという効果がある。

【００４５】なお、以上の実施例では下地酸化膜７への
不純物添加物をＰ型の不純物としたが、これはＮ型の不
純物であってもよく、この場合においても上記実施例と
同様の効果を奏する。

【００４６】また、以上の実施例ではチャネル領域５を
ノンドープの第２層薄膜多結晶シリコンにより形成する
ようにしたが、チャネル領域５は不純物を含んでいても
よく、チャネル領域５の不純物濃度を調整することによ
り、さらにＰＭＯＳ−ＴＦＴのリーク電流を小さくする
こともできる。

【００４７】

【発明の効果】以上のように、この発明によれば、不純
物拡散用の下地酸化膜と第２層薄膜多結晶シリコンをソ
ース，ドレイン部のみ接触させ、選択的に不純物拡散し
て、ソース，ドレイン領域を形成するようにしたので、
自己整合的にソース，ドレイン領域を形成でき、制御性
，再現性の良くＴＦＴが形成できるという効果がある。

【００４８】また、同一工程で、同時に複数個のＴＦＴ
をシリーズに連結して形成でき、これらの両端電極のみ
をソース及びドレイン電極とし、ゲート電極はすべて共
通電極とすることで、実効的に１個のＴＦＴに印加され
る供給電圧が低減でき、その結果、リーク電流を減少さ
せることができるという効果がある。

【００４９】また、このような構成のものにおいては短
チャネルにしても実効的なＶＤＳが小さいため、パンチ
スルーに強いが得られるという効果がある。さらにゲー
ト電極に対して、一定のオフセット間隔を設けてソース
，ドレイン領域を形成したものにおいては、さらにＴＦ
Ｔに印加される供給電圧を低減できるという効果がある
。

【図面の簡単な説明】

【図１】この発明の第１の実施例による半導体装置の断
面構造を示す図である。

【図２】図１の半導体装置の製造方法を示す図である。

【図３】この発明の第２の実施例による半導体装置の断
面構造を示す図である。

【図４】図２の半導体装置の製造方法を示す図である。

【図５】この発明の第３の実施例による半導体装置の断
面構造を示す図である。

【図６】この発明の第３の実施例による半導体装置の上
面を示す図である。

【図７】この発明の第３の実施例による半導体装置をＣ
ＭＯＳ型ＳＲＡＭメモリセルのＰＭＯＳ負荷として用い
た場合の、ＳＲＡＭセルの等価回路を示す図である。

【図８】図５の半導体装置の製造方法を示す図である。

【図９】この発明の第４の実施例による半導体装置の断
面構造を示す図である。

【図１０】図９の半導体装置の製造方法を示す図である

【図１１】従来のＣＭＯＳ型ＳＲＡＭセルの断面構造を
示す図である。

【図１２】従来のＣＭＯＳ型ＳＲＡＭセルの等価回路を
示す図である。

【図１３】従来のＴＦＴの断面構造を示す図である。

【図１４】図１３のＴＦＴの製造方法を示す図である。

【図１５】ポリシリコンをチャネルに用いたトランジス
タの電気特性を示す図である。

【符号の説明】

１　　　　第１層多結晶シリコン（ゲート電極）２　　
　　下地酸化膜 ３　　　　ゲート酸化膜（シリコン酸化膜）４ａ　　第
２層薄膜多結晶シリコン（ソース領域）４ｂ　　第２層
薄膜多結晶シリコン（ドレイン領域）４ｃ　　第２層薄
膜多結晶シリコン（中間電極）５　　　　第２層薄膜多
結晶シリコン（チャネル）６　　　　熱酸化膜（ゲート
酸化膜） ７　　　　不純物添加の下地酸化膜 ８　　　　絶縁膜 １０ｃ，１０ｄ　　　　　　　　　　　　　　　　　　
ｎ個直列連結されたＰＭＯＳ−ＴＦＴ １１ａ，１１ｂ，１１ｃ，１１ｄ　　ＮＭＯＳトランジ
スタ １２　　ＣＭＯＳ型ＳＲＡＭセル ２０　　ビット線 ２１　　ワード線

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　不純物が添加された絶縁膜上に、第１
   層多結晶シリコン膜からなるゲート電極を形成し、熱酸
   化法によって、該ゲート電極の表面部にシリコン酸化膜
   を形成し、全面に第２層薄膜多結晶シリコンを堆積し、
   該第２薄膜多結晶シリコンの前記不純物添加絶縁膜との
   接触部分のみに、該不純物添加絶縁膜から不純物拡散し
   、これによりソース，ドレイン領域を形成してなること
   を特徴とする半導体装置。
2. 【請求項２】請求項１記載の半導体装置を同一サイズで
   複数個直列に接続し、その両端電極のみをソース電極，
   ドレイン電極とし、ゲートはそれらすべてで共通となる
   ように形成し、ＳＲＡＭのＰＭＯＳ負荷として用いるこ
   とを特徴とする半導体装置。
3. 【請求項３】　　不純物が添加された絶縁膜上に、第１
   層多結晶シリコン膜からなるゲート電極を形成し、熱酸
   化法によって、該ゲート電極の表面部にシリコン酸化膜
   を形成し、全面に絶縁膜を形成し、エッチバックにより
   前記ゲート電極の両側壁に該絶縁膜のサイドウオールを
   形成し、全面に第２層薄膜多結晶シリコンを堆積し、該
   第２薄膜多結晶シリコンの前記不純物添加の絶縁膜との
   接触部分のみに、該不純物添加の絶縁膜から不純物拡散
   し、ソース，ドレイン領域を形成してなることを特徴と
   する半導体装置。
4. 【請求項４】請求項３記載の半導体装置を同一サイズで
   複数個直列に接続し、その両端電極のみをソース電極，
   ドレイン電極とし、ゲートはそれらすべてで共通となる
   ように形成し、ＳＲＡＭのＰＭＯＳ負荷として用いるこ
   とを特徴とする半導体装置。