JPH05102415A - 超高集積半導体メモリ装置の製造方法 - Google Patents
超高集積半導体メモリ装置の製造方法Info
- Publication number
- JPH05102415A JPH05102415A JP3220584A JP22058491A JPH05102415A JP H05102415 A JPH05102415 A JP H05102415A JP 3220584 A JP3220584 A JP 3220584A JP 22058491 A JP22058491 A JP 22058491A JP H05102415 A JPH05102415 A JP H05102415A
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- JP
- Japan
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- transistor
- cell
- peripheral circuit
- cell array
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Abstract
(57)【要約】
【目的】 １６Ｍ ＤＲＡＭ以上の超高集積半導体メモ
リ装置の製造方法を提供する。 【構成】 半導体基板のセルアレイ部にセルトランジス
タを形成し、次いでセルアレイ部にセルキャパシタを形
成した後、前記半導体基板の周辺回路部にトランジスタ
を形成することを特徴とする。 【効果】 セルアレイ部のアクセストランジスタと周辺
回路部にトランジスタを互いに独立的に形成することに
より、トランジスタの性能を最適化することができる。
リ装置の製造方法を提供する。 【構成】 半導体基板のセルアレイ部にセルトランジス
タを形成し、次いでセルアレイ部にセルキャパシタを形
成した後、前記半導体基板の周辺回路部にトランジスタ
を形成することを特徴とする。 【効果】 セルアレイ部のアクセストランジスタと周辺
回路部にトランジスタを互いに独立的に形成することに
より、トランジスタの性能を最適化することができる。
Description
【０００１】
【産業上の利用分野】本発明は超高集積半導体メモリ装
置の製造方法に係り、特に１６Ｍ ＤＲＡＭ以上の超高
集積半導体メモリ装置の製造方法に関する。
置の製造方法に係り、特に１６Ｍ ＤＲＡＭ以上の超高
集積半導体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】０．５μｍプロセス技術を要する１６Ｍ
ＤＲＡＭにおいては、更に高集積化と微細化が進行さ
れるにつれ素子の信頼性と性能改善が要求される。信頼
性の向上のためには、５Ｖ供給電圧の代わりに３．３Ｖ
供給電圧を使用することにより、酸化膜性不良率及びＴ
ＤＤＢ（Time dependantdielectric breakdown ）特性
を図り、性能の改善のためにはセルアレイ部のアクセス
トランジスタを駆動するワードライン電圧は昇圧を要
し、高速動作のために周辺回路部のトランジスタはその
ゲート絶縁膜の厚さをさらに薄く形成する技術が要求さ
れている。
ＤＲＡＭにおいては、更に高集積化と微細化が進行さ
れるにつれ素子の信頼性と性能改善が要求される。信頼
性の向上のためには、５Ｖ供給電圧の代わりに３．３Ｖ
供給電圧を使用することにより、酸化膜性不良率及びＴ
ＤＤＢ（Time dependantdielectric breakdown ）特性
を図り、性能の改善のためにはセルアレイ部のアクセス
トランジスタを駆動するワードライン電圧は昇圧を要
し、高速動作のために周辺回路部のトランジスタはその
ゲート絶縁膜の厚さをさらに薄く形成する技術が要求さ
れている。
【０００３】すなわち、セルアレイ部のトランジスタと
周辺回路部のトランジスタの特性及び性能を最適化する
方が好適である。
周辺回路部のトランジスタの特性及び性能を最適化する
方が好適である。
【０００４】通常、従来のＤＲＡＭプロセスはセルトラ
ンジスタと周辺回路部のトランジスタを同時に形成し、
後にセルキャパシタを形成している。従って、セルトラ
ンジスタと周辺回路部のトランジスタは製造プロセスが
互いに密接な依存性を有するので、セルトランジスタと
周辺回路部のトランジスタをそれぞれの特性に改善させ
ようとしても多くの制約が伴われる。また、ウェハ上に
セルトランジスタと周辺回路部のトランジスタを同時に
形成してからセルアレイ部にキャパシタを形成するの
で、キャパシタを形成する時、高温処理によりシリコン
内に注入された不純物が拡散されることにより、周辺回
路部のトランジスタを形成するにおいて浅い接合の形成
が難しい。すなわち、後続熱処理工程によりトランジス
タの性能及び信頼性が劣化される。特に、ＰＭＯＳトラ
ンジスタのスレショルド値を調整するためにＢ又はＢＦ
2 ドーパント（dopant）を用いるが、このようなドーパ
ントは熱処理に極めて敏感で深い接合を形成するので、
ＰＭＯＳトランジスタの降伏電圧特性を弱化させる。
ンジスタと周辺回路部のトランジスタを同時に形成し、
後にセルキャパシタを形成している。従って、セルトラ
ンジスタと周辺回路部のトランジスタは製造プロセスが
互いに密接な依存性を有するので、セルトランジスタと
周辺回路部のトランジスタをそれぞれの特性に改善させ
ようとしても多くの制約が伴われる。また、ウェハ上に
セルトランジスタと周辺回路部のトランジスタを同時に
形成してからセルアレイ部にキャパシタを形成するの
で、キャパシタを形成する時、高温処理によりシリコン
内に注入された不純物が拡散されることにより、周辺回
路部のトランジスタを形成するにおいて浅い接合の形成
が難しい。すなわち、後続熱処理工程によりトランジス
タの性能及び信頼性が劣化される。特に、ＰＭＯＳトラ
ンジスタのスレショルド値を調整するためにＢ又はＢＦ
2 ドーパント（dopant）を用いるが、このようなドーパ
ントは熱処理に極めて敏感で深い接合を形成するので、
ＰＭＯＳトランジスタの降伏電圧特性を弱化させる。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、前述した従来の技術の問題点を解決するために周辺
回路部のトランジスタをセルアレイ部のトランジスタと
は独立的に形成することにより、トランジスタ性能の最
適化が図れる超高集積半導体メモリ装置を提供すること
である。
は、前述した従来の技術の問題点を解決するために周辺
回路部のトランジスタをセルアレイ部のトランジスタと
は独立的に形成することにより、トランジスタ性能の最
適化が図れる超高集積半導体メモリ装置を提供すること
である。
【０００６】本発明の他の目的は、セルキャパシタ形成
後に周辺回路部のトランジスタを形成することにより、
トランジスタに加えられる後続熱処理を最小化させ、ト
ランジスタの信頼性及び性能向上が図れる超高集積半導
体メモリ装置の製造方法を提供することである。
後に周辺回路部のトランジスタを形成することにより、
トランジスタに加えられる後続熱処理を最小化させ、ト
ランジスタの信頼性及び性能向上が図れる超高集積半導
体メモリ装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段】前述した目的を達成する
ために、本発明の製造方法は、半導体基板のセルアレイ
部にセルトランジスタを形成し、次いでセルアレイ部に
セルキャパシタを形成した後、前記半導体基板の周辺回
路部にトランジスタを形成することを特徴とする。
ために、本発明の製造方法は、半導体基板のセルアレイ
部にセルトランジスタを形成し、次いでセルアレイ部に
セルキャパシタを形成した後、前記半導体基板の周辺回
路部にトランジスタを形成することを特徴とする。
【０００８】
【作用】本発明においては、セルアレイ部ＣＥのトラン
ジスタと周辺回路部ＰＥのトランジスタを互いに独立的
に形成することにより、各トランジスタの特性を最適化
することができる。
ジスタと周辺回路部ＰＥのトランジスタを互いに独立的
に形成することにより、各トランジスタの特性を最適化
することができる。
【０００９】
【実施例】以下、添付した図面を参照して本発明の好適
な一実施例を詳細に説明する。図１Ａを参照すれば、シ
リコン基板１００にｎウェルとｐウェル１０２をそれぞ
れ形成し、通常のＬＯＣＯＳのような素子分離方法でフ
ィールド酸化膜１０３を成長させ、アクティブ領域を限
定する。次いで、全表面に第１酸化膜１０４を形成し、
周辺回路部ＰＥはフォトレジスト１０５で覆う。セルア
レイ部ＣＥにはセルトランジスタのスレショルド電圧を
調節するためにｐ型不純物をイオン注入する。
な一実施例を詳細に説明する。図１Ａを参照すれば、シ
リコン基板１００にｎウェルとｐウェル１０２をそれぞ
れ形成し、通常のＬＯＣＯＳのような素子分離方法でフ
ィールド酸化膜１０３を成長させ、アクティブ領域を限
定する。次いで、全表面に第１酸化膜１０４を形成し、
周辺回路部ＰＥはフォトレジスト１０５で覆う。セルア
レイ部ＣＥにはセルトランジスタのスレショルド電圧を
調節するためにｐ型不純物をイオン注入する。
【００１０】図１Ｂを参照すれば、フォトレジスト１０
５を除去し全表面に第２酸化膜１０６を１６０Å程度の
厚さで形成し、この第２酸化膜１０６上にポリシリコン
を２５００Å程度の厚さで形成する。次いで、ワードラ
インマスクを適用して写真蝕刻工程により、ポリシリコ
ン及び第２酸化膜１０６をパターニングしてセルトラン
ジスタのゲート電極として提供される第１導電層１０７
を形成する。第１導電層１０７下の第２酸化膜１０６は
ゲート酸化膜として提供される。次いで、周辺回路部Ｐ
Ｅは、フォトレジスト等で覆い、セルアレイ部ＣＥにｎ
- 型不純物をイオン注入してシリコン基板１００の表面
近傍にｎ- 不純物ドーピング領域１０９を形成する。こ
のｎ- 不純物ドーピング領域１０９はセルトランジスタ
のソース／ドレイン領域として提供される。
５を除去し全表面に第２酸化膜１０６を１６０Å程度の
厚さで形成し、この第２酸化膜１０６上にポリシリコン
を２５００Å程度の厚さで形成する。次いで、ワードラ
インマスクを適用して写真蝕刻工程により、ポリシリコ
ン及び第２酸化膜１０６をパターニングしてセルトラン
ジスタのゲート電極として提供される第１導電層１０７
を形成する。第１導電層１０７下の第２酸化膜１０６は
ゲート酸化膜として提供される。次いで、周辺回路部Ｐ
Ｅは、フォトレジスト等で覆い、セルアレイ部ＣＥにｎ
- 型不純物をイオン注入してシリコン基板１００の表面
近傍にｎ- 不純物ドーピング領域１０９を形成する。こ
のｎ- 不純物ドーピング領域１０９はセルトランジスタ
のソース／ドレイン領域として提供される。
【００１１】図１Ｃを参照すれば、フォトレジスタを除
去した全表面に高温酸化膜（ＨＴＯ膜）１０８を形成し
た後、ＨＴＯ膜１０８にストレージノードコンタクトホ
ールを形成する。次いで、全表面にポリシリコンを２５
００〜４０００Å程度の厚さで形成した後、このポリシ
リコンをストレージノードマスクを適用して写真蝕刻工
程でパターニングして第２導電層１１０を形成する。こ
の第２導電層１１０は、キャパシタのストレージノード
として提供される。
去した全表面に高温酸化膜（ＨＴＯ膜）１０８を形成し
た後、ＨＴＯ膜１０８にストレージノードコンタクトホ
ールを形成する。次いで、全表面にポリシリコンを２５
００〜４０００Å程度の厚さで形成した後、このポリシ
リコンをストレージノードマスクを適用して写真蝕刻工
程でパターニングして第２導電層１１０を形成する。こ
の第２導電層１１０は、キャパシタのストレージノード
として提供される。
【００１２】次いで、全表面に酸化膜／窒化膜／酸化膜
又は窒化膜／酸化膜の積層膜をキャパシタ絶縁膜１１１
で形成し、次いでキャパシタ絶縁膜１１１上にポリシリ
コンを３０００〜４０００Å厚さで形成する。次いでプ
レート電極マスクを適用して写真蝕刻工程により、前記
ポリシリコン及びキャパシタ絶縁膜をパターニングして
第３導電層１１２を形成する。第３導電層１２０はキャ
パシタのプレート電極として提供される。
又は窒化膜／酸化膜の積層膜をキャパシタ絶縁膜１１１
で形成し、次いでキャパシタ絶縁膜１１１上にポリシリ
コンを３０００〜４０００Å厚さで形成する。次いでプ
レート電極マスクを適用して写真蝕刻工程により、前記
ポリシリコン及びキャパシタ絶縁膜をパターニングして
第３導電層１１２を形成する。第３導電層１２０はキャ
パシタのプレート電極として提供される。
【００１３】図２Ｄ〜図２Ｉは周辺回路部を示した図面
である。図２Ｄを参照すれば、セルアレイ部にキャパシ
タを完成した後、周辺回路部ＰＥのＨＴＯ膜１０８を完
全に除去する。次いで、第３酸化膜１１３を形成し、ｎ
ウェル１０１はフォトレジスタ１１４を覆いＮＭＯＳト
ランジスタのスレショルド電圧を調整するための不純物
をｐウェル１０２にイオン注入する。
である。図２Ｄを参照すれば、セルアレイ部にキャパシ
タを完成した後、周辺回路部ＰＥのＨＴＯ膜１０８を完
全に除去する。次いで、第３酸化膜１１３を形成し、ｎ
ウェル１０１はフォトレジスタ１１４を覆いＮＭＯＳト
ランジスタのスレショルド電圧を調整するための不純物
をｐウェル１０２にイオン注入する。
【００１４】図２Ｅを参照すれば、ｎウェル１０１上の
フォトレジスト１１４を除去した後、ｐウェル１０２上
にフォトレジスト１０５を覆い、ｎウェル１０１にＰＭ
ＯＳトランジスタのスレショルド電圧を調整するための
不純物をイオン注入する。
フォトレジスト１１４を除去した後、ｐウェル１０２上
にフォトレジスト１０５を覆い、ｎウェル１０１にＰＭ
ＯＳトランジスタのスレショルド電圧を調整するための
不純物をイオン注入する。
【００１５】図２Ｆを参照すれば、フォトレジスト１１
５を除去し、周辺回路部ＰＥの表面に第４酸化膜１１６
を形成し、第４酸化膜１１６上にポリシリコンを２００
０〜４０００Å程度の厚さで形成し、周辺回路部のゲー
ト電極マスクを適用して写真蝕刻工程により前記二つの
層をパターニングして周辺回路部のトランジスタのゲー
ト電極として提供される第４導電層１１７を形成する。
第４導電層１１７下の第４酸化膜１１６は、ゲート酸化
膜として提供される。次いで、ｎウェル１０１はフォト
レジスト１１８で覆い、ｐウェル１０２にｎ- 不純物を
注入してＮＭＯＳトランジスタの薄くドーピングされた
ソース／ドレイン領域１１９を形成する。．図２Ｇを参
照すれば、フォトレジスト１１８を除去し、周辺回路部
ＰＥにＨＴＯ膜を異方性蝕刻して第４導電層１１７の側
壁にＨＴＯ膜よりなった側壁スペーサ１２０を形成す
る。
５を除去し、周辺回路部ＰＥの表面に第４酸化膜１１６
を形成し、第４酸化膜１１６上にポリシリコンを２００
０〜４０００Å程度の厚さで形成し、周辺回路部のゲー
ト電極マスクを適用して写真蝕刻工程により前記二つの
層をパターニングして周辺回路部のトランジスタのゲー
ト電極として提供される第４導電層１１７を形成する。
第４導電層１１７下の第４酸化膜１１６は、ゲート酸化
膜として提供される。次いで、ｎウェル１０１はフォト
レジスト１１８で覆い、ｐウェル１０２にｎ- 不純物を
注入してＮＭＯＳトランジスタの薄くドーピングされた
ソース／ドレイン領域１１９を形成する。．図２Ｇを参
照すれば、フォトレジスト１１８を除去し、周辺回路部
ＰＥにＨＴＯ膜を異方性蝕刻して第４導電層１１７の側
壁にＨＴＯ膜よりなった側壁スペーサ１２０を形成す
る。
【００１６】図２Ｈを参照すれば、ｎウェル１０１をフ
ォトレジスト１２１で覆いｐウェル１０２にｎ+ 不純物
をイオン注入してｎ+ ソース／ドレイン領域１２２を形
成する。従って、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のＮＭＯＳトランジスタが形成され
る。
ォトレジスト１２１で覆いｐウェル１０２にｎ+ 不純物
をイオン注入してｎ+ ソース／ドレイン領域１２２を形
成する。従って、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のＮＭＯＳトランジスタが形成され
る。
【００１７】図２Ｉを参照すれば、ｎウェル１０１上の
フォトレジスト１２１を除去し、ｐウェルをフォトレジ
スト１２３で覆い、ｎウェル１０２にｐ+不純物イオン
を注入させ、ｐ+ ソース／ドレイン領域１２４を形成す
る。従って、シングルドレイン構造のＰＭＯＳトランジ
スタが形成される。
フォトレジスト１２１を除去し、ｐウェルをフォトレジ
スト１２３で覆い、ｎウェル１０２にｐ+不純物イオン
を注入させ、ｐ+ ソース／ドレイン領域１２４を形成す
る。従って、シングルドレイン構造のＰＭＯＳトランジ
スタが形成される。
【００１８】図３Ｊを参照すれば、フォトレジスト１２
３を除去し全表面に層間絶縁膜１２５を覆い、層間絶縁
膜１２５にビットラインコンタクトホール及びソース／
ドレイン電極用コンタクトホールを形成してから、全表
面に物理気相蒸着法でＡｌ，Ａｌ合金、あるいは金属積
層膜を形成して写真蝕刻工程により金属膜をパターニン
グして金属配線層１２６を形成する。
３を除去し全表面に層間絶縁膜１２５を覆い、層間絶縁
膜１２５にビットラインコンタクトホール及びソース／
ドレイン電極用コンタクトホールを形成してから、全表
面に物理気相蒸着法でＡｌ，Ａｌ合金、あるいは金属積
層膜を形成して写真蝕刻工程により金属膜をパターニン
グして金属配線層１２６を形成する。
【００１９】
【発明の効果】以上述べたように、本発明はセルアレイ
部ＤＥのトランジスタと周辺回路部ＰＥのトランジスタ
を互いに独立的に形成することにより、各トランジスタ
の特性を最適化することができる。すなわち、セルアレ
イ部及び周辺回路部の各トランジスタは、スレショルド
電圧調整のためのイオン注入条件と、ゲート酸化膜の厚
さ調節と、大きさ調節と、ソース／ドレインのドス（ｄ
ｏｓｅ）、イオン注入エネルギー及びドーパント種類等
を互いに独立的に設計できて、セルトランジスタの形成
後に周辺回路部のトランジスタを形成するので、周辺回
路部のトランジスタに加えられる後続熱処理過程を最小
化させることができ、キャパシタ形成時、温度条件の自
由度が大きくなる。
部ＤＥのトランジスタと周辺回路部ＰＥのトランジスタ
を互いに独立的に形成することにより、各トランジスタ
の特性を最適化することができる。すなわち、セルアレ
イ部及び周辺回路部の各トランジスタは、スレショルド
電圧調整のためのイオン注入条件と、ゲート酸化膜の厚
さ調節と、大きさ調節と、ソース／ドレインのドス（ｄ
ｏｓｅ）、イオン注入エネルギー及びドーパント種類等
を互いに独立的に設計できて、セルトランジスタの形成
後に周辺回路部のトランジスタを形成するので、周辺回
路部のトランジスタに加えられる後続熱処理過程を最小
化させることができ、キャパシタ形成時、温度条件の自
由度が大きくなる。
【００２０】特に、トランジスタのスレショルド電圧を
調節するためのＢイオン注入をキャパシタ形成後に行う
ので、浅い接合を保持できてＰＭＯＳトランジスタの降
伏電圧特性を改善できる。
調節するためのＢイオン注入をキャパシタ形成後に行う
ので、浅い接合を保持できてＰＭＯＳトランジスタの降
伏電圧特性を改善できる。
【図１】 Ａ〜Ｃは本発明による超高集積半導体メモリ
装置の製造方法を示した工程順序図である。
装置の製造方法を示した工程順序図である。
【図２】 Ｄ〜Ｉは本発明による超高集積半導体メモリ
装置の製造方法を示した工程順序図である。
装置の製造方法を示した工程順序図である。
【図３】 Ｊは本発明による超高集積半導体メモリ装置
の製造方法を示した工程順序図である。
の製造方法を示した工程順序図である。
１００ 半導体基板、１０１ ｎウェル、１０２ ｐウ
ェル、１０３ フィールド酸化膜、１０６ 第２酸化
膜、１０７ 第１導電層、１０８ ＨＴＯ膜、１０９
ｎ- ソース／ドレイン領域、１１０ 第２導電層、１１
１ キャパシタ絶縁膜、１１２ 第３導電層、１１６
第４酸化膜、１１７ 第４導電層、１１９ｎ- ソース／
ドレイン領域、１２２ ｎ+ ソース／ドレイン領域、１
２４ ｐ+ ソース／ドレイン領域、１２５ 層間絶縁
膜、１２６ 金属配線層
ェル、１０３ フィールド酸化膜、１０６ 第２酸化
膜、１０７ 第１導電層、１０８ ＨＴＯ膜、１０９
ｎ- ソース／ドレイン領域、１１０ 第２導電層、１１
１ キャパシタ絶縁膜、１１２ 第３導電層、１１６
第４酸化膜、１１７ 第４導電層、１１９ｎ- ソース／
ドレイン領域、１２２ ｎ+ ソース／ドレイン領域、１
２４ ｐ+ ソース／ドレイン領域、１２５ 層間絶縁
膜、１２６ 金属配線層
Claims (4)
- 【請求項１】 超高集積半導体メモリ装置の製造方法に
おいて、半導体基板のセルアレイ部にセルトランジスタ
を形成し、次いでセルアレイ部にセルキャパシタを形成
した後、前記半導体基板の周辺回路部にトランジスタを
形成することを特徴とする超高集積半導体メモリ装置の
製造方法。 - 【請求項２】 前記周辺回路部のトランジスタは、ＮＭ
ＯＳトランジスタの場合はＬＤＤ構造で形成され、ＰＭ
ＯＳトランジスタの場合はシングルドレイン構造で形成
されることを特徴とする請求項１記載の超高集積半導体
メモリ装置の製造方法。 - 【請求項３】 前記セルアレイ部のセルトランジスタの
ゲート酸化膜の厚さより前記周辺回路部のトランジスタ
のゲート酸化膜の厚さを更に薄く形成することを特徴と
する請求項１記載の超高集積半導体メモリ装置の製造方
法。 - 【請求項４】 半導体基板のセルアレイ部のアクティブ
領域にのみスレショルド電圧調節用不純物をドーピング
する工程と、 前記セルアレイ部上にゲート酸化膜を介してゲート電極
として提供される第１導電層を形成し、ｎ型不純物を前
記セルアレイ部のアクティブ領域にドーピングさせソー
ス／ドレイン領域を形成してセルトランジスタを形成す
る工程と、 前記セルトランジスタが形成されたセルアレイ部上にＨ
ＴＯ膜を覆い、ＨＴＯ膜にストレージノードコンタクト
ホールを形成した後、第２導電層、キャパシタの絶縁膜
及び第３導電層を順次に形成してキャパシタを形成する
工程と、 前記セルキャパシタ形成後、周辺回路部のアクティブ領
域にのみスレショルド電圧調節用不純物をドーピングす
る工程と、 前記不純物ドーピング後、通常の方法で周辺回路部のｐ
ウェルにはＬＤＤ構造のＮＭＯＳトランジスタを形成
し、周辺回路部のｎウェルにはシングルドレイン構造の
ＰＭＯＳトランジスタを形成する工程と、 前記周辺回路部のトランジスタ形成後、全表面に層間絶
縁膜を覆い層間絶縁膜にコンタクトホールを形成した
後、通常の方法で金属配線層を形成する工程を具備する
ことを特徴とする超高集積半導体メモリ装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910006583A KR930009132B1 (ko) | 1991-04-24 | 1991-04-24 | 초고집적 반도체 메모리장치의 제조방법 |
| KR1991-006583 | 1991-04-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102415A true JPH05102415A (ja) | 1993-04-23 |
| JP3195618B2 JP3195618B2 (ja) | 2001-08-06 |
Family
ID=19313631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22058491A Expired - Lifetime JP3195618B2 (ja) | 1991-04-24 | 1991-08-30 | 超高集積半導体メモリ装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5320976A (ja) |
| JP (1) | JP3195618B2 (ja) |
| KR (1) | KR930009132B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3116478B2 (ja) * | 1991-10-29 | 2000-12-11 | ソニー株式会社 | 半導体メモリ装置 |
| KR0150252B1 (ko) * | 1993-07-13 | 1998-10-01 | 모리시다 요이치 | 반도체 기억장치의 제조방법 |
| US5608258A (en) * | 1995-03-16 | 1997-03-04 | Zilog, Inc. | MOS precision capacitor with low voltage coefficient |
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