KR100419751B1 - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판의 셀부와 주변회로부에 각각 트랜지스터를 형성하고 전체표면상부에 폴리실리콘과 텅스텐 실리사이드 적층구조의 폴리사이드를 형성한 다음, 상기 폴리사이드 상부에 저장전극 콘택플러그 및 콘택플러그 형태의 비트라인을 형성할 수 있는 감광막패턴을 형성하되, 상기 주변회로부 트랜지스터의 불순물 접합영역 및 상기 주변회로부의 폴리1 상부에도 폴리사이드 구조를 형성하는 감광막패턴을 형성하고 상기 감광막패턴을 마스크로하여 상기 폴리사이드를 식각하여 저장전극 콘택플러그 및 콘택플러그형 비트라인을 형성한 다음, 전체표면상부를 평탄화시키는 제1층간절연막을 형성하고 상기 제1층간절연막을 통하여 상기 저장전극 콘택플러그에 접속되는 캐패시터를 형성한 다음, 상기 전체표면상부에 제2층간절연막을 형성하고 상기 제2층간절연막을 통하여 상기 캐패시터의 플레이트전극, 주변회로부에 형성된 폴리사이드 구조에 접속되는 금속배선을 형성하는 공정으로 셀부와 주변회로부의 단차를 완화시키고 그로 인한 후속공정을 용이하게 실시할 수 있도록 하여 반도체소자의 고집적화를 가능하게 하며 금속배선 콘택공정시 콘택식각 깊이를 감소시키고 반도체기판 표면에 폴리사이드구조를 형성하여 반도체기판의 손상을 최소화함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 제조방법{A method for fabricating of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 콘택플러그 형성공정시 형성되는 비트라인 콘택플러그 및 저장전극 콘택플러그를 형성하는 대신에 비트라인과 저장전극 콘택플러그를 형성함으로써 별도의 비트라인 형성공정 없이 반도체소자를 제조하는 기술에 관한 것이다.
메모리 기억소자는 데이터를 저장하는 폴리3와 폴리4와 테이터를 전달하는 비트라인 그리고 이 사이를 제어하는 폴리 1을 기본으로 구성되어 있다.
반도체 기억소자는 캐패시터를 이용하여 데이터를 저장하고 또 내보내게 된다. 그러나 이 전하 저장전극에 저장되 테이터는 시간이 흐를수록 누설되며 이를 방지하기 위해 주기적으로 리프레쉬를 해주게 된다.
이때, 데이터를 손실시키는 누설전류를 가장 많이 발생시키는 지역이 폴리 3콘택과 접합 지역에서 발생되는 것이 일반적이며, 이는 폴리 3 콘택 형성시 실리콘에 주는 충격에 의해 격자가 손상되어 누설전류가 발생되는 경우가 많은데 이를 방지하기 위해 플러그 폴리를 이용하는 공정이 추가된다.
즉 먼저 폴리 2 콘택 플러그와 폴리 3 콘택 플러그를 형성한 후 층간 절연막을 형성한 후 폴리 2 및 폴리 3 를 형성하게 되는 것이다. 일반적으로, 상기 폴리 2 는 비트라인을 의미하고, 폴리3 는 저장전극을 의미한다.
이러한 종래 기술은 접합누설 전류를 줄일 수 있는 반면에 폴리플러그 형성 공정이 추가되는 문제점을 가지게 되는 것이다.
도 1 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도로서, 셀부와 주변회로부를 동시에 도시한 것이다.
먼저, 반도체기판(11) 상부에 활성영역을 정의하는 소자분리막(13)을 형성하고 상기 반도체기판(11) 표면 상부에 폴리1(15)과 마스크절연막(17)의 적층구조로 형성된 폴리1 을 형성한다.
그리고, 상기 반도체기판(11)에 저농도의 불순물을 이온주입하고, 상기 폴리1 측벽에 절연막 스페이서(19)를 형성한 다음, 상기 반도체기판(11)에 고농도의 불순물을 이온주입하여 엘.디.디. ( lightly doped drain, 이하에서 LDD 라 함 ) 구조의 불순물 접합영역(21)을 형성한다.
그리고, 불순물 접합영역(21)에 접속되는 비트라인 및 저장전극 콘택플러그(23a, 23b)를 형성한다.
그리고, 전체표면상부를 평탄화시키는 제1층간절연막(25)을 형성한다.
그리고, 상기 제1층간절연막(25) 상부에서 상기 비트라인 콘택플러그(23a)에접속되는 비트라인(27)을 형성한다.
그 다음, 상기 비트라인(27) 상부에 제2층간절연막(28)을 형성한다.
그리고, 제2층간절연막(28)을 통하여 상기 저장전극 콘택플러그(23b)에 콘택되는 저장전극(29)을 형성한다.
그리고, 상기 저장전극(29) 표면에 유전체막과 플레이트전극(31)을 형성하여 캐패시터를 형성한다.
여기서, 상기 콘택플러그(23a,23b) 그리고 캐패시터는 셀부(100)에만 형성되고, 폴리1, 즉 폴리1 과 비트라인(27)은 셀부(100) 및 주변회로부(200)에 형성된다. (도 1)
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 콘택플러그 형성공정시 플러그 형태의 비트라인과 저장전극 콘택플러그를 동시에 형성하되, 텅스텐 실리사이드로 형성하고, 후속공정을 실시하여 후속공정인 저장전극 콘택공정, 즉 폴리3 콘택공정시 반도체기판이 손상되어 누설전류를 유발되는 현상을 최소화시킬 수 있도록 하며 저항을 최소화시킬 수 있도록 함으로써 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2l, 도 3은 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도 및 평면도.
도 4a 내지 도 4d 은 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11,41,81 : 반도체기판 13,43,83 : 소자분리막
15,,45,85 : 폴리1 17,46,86 : 마스크절연막
19,49,89 : 제1절연막 21,61 : LDD 구조의 불순물 접합영역
23a : 비트라인 콘택플러그 23b,69b,98b : 저장전극 콘택플러그
25,71,99 : 제1층간절연막 27,69a,98a : 비트라인
29,73,101 : 저장전극 31,75,103 : 플레이트전극
47,87: 저농도의 불순물 접합영역
49a : NMOS 측벽의 제1절연막 스페이서
49b : PMOS 측벽의 제1절연막 스페이서
49c : 셀부 게이트전극 측벽의 제1절연막 스페이서
51,91 : 제1감광막패턴 53,90 : 고농도의 엔형 불순물 접합영역
55 : 제2감광막패턴 57,92 : 고농도의 피형 불순물 접합영역
59 : 제3감광막패턴 63,96 : 폴리실리콘
65,97 : 텅스텐 실리사이드 67,95 : 제4감광막패턴
69,98 : 폴리2 ( 폴리사이드, 비트라인 )
77,105 : 제2층간절연막 79,107 : 금속배선
93 : 제2절연막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,반도체기판의 셀부와 주변회로부에 각각 트랜지스터를 형성하는 공정과,전체표면상부에 폴리실리콘과 텅스텐 실리사이드 적층구조의 폴리사이드를 형성하는 공정과,저장전극 콘택플러그 영역, 비트라인 영역 및 주변회로부의 금속배선 콘택영역의 폴리사이드 상부에 감광막패턴을 형성하는 공정과,상기 감광막패턴을 마스크로하여 상기 폴리사이드를 식각해 상기 셀부에 저장전극 콘택플러그 및 콘택플러그형 비트라인을 형성하고 상기 주변회로부에 폴리사이드 구조의 폴리2 를 남기는 공정과,전체표면상부를 평탄화시키는 제1층간절연막을 형성하는 공정과,상기 제1층간절연막을 통하여 상기 저장전극 콘택플러그에 접속되는 캐패시터를 형성하는 공정과,상기 전체표면상부에 제2층간절연막을 형성하는 공정과,상기 제2층간절연막을 통하여 상기 캐패시터의 플레이트전극 및 폴리2 에 접속되는 금속배선을 형성하는 공정을 포함하는 것과,상기 텅스텐 실리사이드는 상기 폴리사이드의 폴리실리콘보다 두껍게 형성하는 것을 특징으로 한다.또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,반도체기판 상의 활성영역을 정의하는 소자분리막을 형성하는 공정과,상기 반도체기판 상에 폴리1 을 형성하고 전체표면상부에 제1절연막을 형성하는 공정과,상기 반도체기판의 주변회로부에 형성된 제1절연막을 이방성식각하여 제1절연막 스페이서를 형성하는 공정과,상기 주변회로부에 고농도의 엔형 및 피형 불순물을 각각 이온주입하여 NMOS 와 PMOS 를 각각 형성하는 공정과,전체표면상부에 제2절연막을 형성하는 공정과,상기 반도체기판의 셀부에 형성된 제1,2절연막을 이방성식각하여 상기 셀부의 폴리1 측벽에 제1,2절연막 스페이서를 형성하는 공정과,전체표면상부에 폴리사이드 구조를 형성하는 공정과,상기 폴리사이드를 식각하여 상기 셀부의 저장전극 콘택플러그 및 폴리2 인 콘택플러그형 비트라인을 형성하는 동시에 상기 주변회로부의 폴리1 에 접속되는 폴리2 를 형성하는 공정과,전체표면상부에 제1층간절연막, 캐패시터 및 제2층간절연막을 순차적으로 형성하는 공정과,상기 캐패시터의 플레이트전극, 상기 주변회로부의 NMOS, PMOS 및 폴리2 에 콘택되는 금속배선을 형성하는 공정을 포함하는 것과,
상기 텅스텐 실리사이드는 상기 폴리사이드 구조의 폴리실리콘보다 두껍게 형성하는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
비트라인 콘택플러그 형성시 비트라인으로 이용되도록 비트라인을 플러그 형태로 형성하는 동시에 라인저항을 줄이기 위해 상기 비트라인을 텅스텐 실리사이드를 이용하여 형성하는 것이다.
보다 상세하게는, 실리콘 기판에 웰 형성공정을 완료하고 폴리 1 게이트 라인을 형성한다. 폴리 1 게이트 위에는 콘택플러그와의 전기적 절연을 위해 하드마스크층이 추가로 형성되게 된다.
폴리 1공정을 끝내면 폴리 1 스페이서 형성공정을 진행하고 NMOS와 PMOS의 접합지역을 형성한다. 여기까지는 기존의 공정과 동일하다.
다음으로 폴리실리콘을 웨이퍼 전면에 증착시키고 전기적 저항을 줄이기 위해 텅스텐 실리사이드를 전면에 증착하여 폴리사이드 구조를 형성한다. 상기 폴리사이드 층을 이용하여 폴리 2라인과 폴리 3콘택 플러그를 형성시키기 위하여 마스크 공정을 실시하여 패터닝한다.
여기서 폴리 2 콘택 공정이 필요없는 이유는 스페이서 형성시 n+ 또는 P+ 접합지역이 그대로 드러나고 이 지역을 폴리 2 가 전면적으로 접합되기 때문이다.
이때 주변회로에서 폴리 1 위에 폴리 2 를 연결하여 사용하는 경우가 있는데 이러한 경우에는 다음과 같은 방법을 이용한다. 콘택플러그를 이용하는 공정에서 접합지역을 형성할 때 N+, P+ 스페이서 그리고 셀영역 오픈 ( open ) 스페이서 공정을 거치게 된다. 따라서 주변회로에서 폴리 1 위에 폴리를 형성하는 경우가 필요할 때는 접촉될 지역의 스페이서 산화막을 제거해야 하므로 n+ 스페이서 형성시 폴리 1 위에 산화막이 제거 되도록 미스크를 열어주고, 마찬가지로 p+ 스페이서 형성시 똑같이 폴리 1 위에 산화막이 제거되도록 마스크를 열어준다. 다음으로 셀영역 오픈 마스크시 해당부위도 같이 열어주면 셀 오픈 식각시 폴리 1 위의 마스크 산화막이 제거 되므로 이후에 폴리 2 를 증착하면 접합지역과 폴리 1 위에 동시에 폴리2 가 연결될 수 있는 것이다. 이렇게 공정을 해낸 다음 층간 절연막을 증착하고 폴리 3 콘택과 캐패시터를 형성하면 된다.
본 발명에 따르면 폴리 2 라인의 단차가 낮아 지므로 셀지역과 주변회로 지역의 단차도 줄게된다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2l 은 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도 및 평면도이다.
먼저, 반도체기판(41)에 활성영역을 정의하는 소자분리막(43)을 형성하고, 상기 반도체기판(41)의 활성영역 상부에 폴리1(45)과 마스크절연막(46) 적층구조로 구비되는 폴리1 을 형성한다.
그리고, 상기 반도체기판(41)에 저농도의 불순물을 이온주입하여 저농도의 불순물 접합영역(47)을 형성한다.
그리고, 전체표면상부에 제1절연막(49)을 일정두께 형성한다.
그리고, 주변회로부(400)의 NMOS 형성영역과 주변회로부의 폴리1과 폴리2 콘택영역을 노출시키는 제1감광막패턴(51)을 형성한다. (도 2a)
그리고, 상기 제1감광막패턴(51)을 마스크로하여 상기 반도체기판(41)에 고농도의 엔형 불순물을 이온주입하여 고농도의 엔형 불순물 접합영역(53)을 형성한다.
그리고, 상기 제1감광막패턴(51)을 마스크로하여 상기 제1절연막(49)을 이방성식각하여 상기 NMOS 영역의 폴리1 측벽에 제1절연막 스페이서(49a)를 형성한다.
이때, 상기 폴리1 상부의 제1절연막(49)도 식각된다. (도 2b)
그 다음, 상기 제1감광막패턴(51)을 제거한다.
그리고, 주변회로부(400)의 PMOS 형성영역과 주변회로부의 폴리1과 폴리2 콘택영역을 노출시키는 제2감광막패턴(55)을 형성한다. (도 2c)
그 다음, 상기 제2감광막패턴(55)을 마스크로하여 상기 반도체기판(41)에 고농도의 피형 불순물을 이온주입하여 고농도의 피형 불순물 접합영역(57)을 형성한다.
그리고, 상기 제2감광막패턴(55)을 마스크로하여 상기 제1절연막(49)을 이방성식각하여 상기 PMOS 영역의 폴리1 측벽에 제1절연막 스페이서(49b)를 형성한다.
이때, 상기 폴리1 상부의 제1절연막(49)도 식각된다.
그 다음, 상기 제2감광막패턴(55)을 제거한다. (도 2d)
그리고, 상기 주변회로부(400)의 상기 NMOS 영역과 PMOS 영역만을 도포하는 제3감광막패턴(59)을 형성한다. (도 2e)
그리고, 상기 제3감광막패턴(59)을 마스크로하여 상기 셀부(300)의 제1절연막(49)을 이방성식각하여 제1절연막 스페이서(49c)를 형성하는 동시에 상기 주변회로부(400)의 폴리1(45)을 노출시키도록 폴리2와 폴리1 콘택영역의 마스크절연막(46)을 식각한다.
그리고, 상기 제3감광막패턴(59)을 제거한다. (도 2f)
그 다음, 전체표면상부에 폴리실리콘(63)과 텅스텐 실리사이드(65)를 일정두께 형성하여 폴리사이드 구조를 형성한다.
그리고, 상기 폴리사이드 구조 상부에 폴리2 층인 콘택플러그형 비트라인과 저장전극 콘택플러그를 형성할 수 있는 제4감광막패턴(67)을 형성한다. (도 2g, 도 2h)
그 다음, 상기 제4감광막패턴(67)을 마스크로하여 상기 폴리사이드 구조를 식각함으로써 폴리사이드로 형성된 콘택플러그형 비트라인(69,69a), 저장전극 콘택플러그(69b)를 형성한다. (도 2i) 상기 도 2i 의 평면도인 도 3 은 폴리2 인 비트라인(69,69a), 저장전극 콘택플러그(69b) 및 폴리1/마스크절연막(45,46)을 도시한 것이다.그 다음, 전체표면상부를 평탄화시키는 제1층간절연막(71)을 형성한다.
이때, 상기 제1층간절연막(71)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다. (도 2j)
그 다음, 상기 층간절연막(71)을 통하여 상기 저장전극 콘택플러그(69b)에 접속되는 저장전극(73)을 형성한다.
그리고, 후속공정으로 상기 저장전극(73) 표면에 유전체막(도시안됨)과 플레이트전극(75)을 형성하여 캐패시터를 형성한다. (도 2k)
그리고, 전체표면상부에 제2층간절연막(77)을 형성하고 상기 제2층간절연막(77)을 통하여 상기 셀부(300)의 플레이트전극(75), 상기 주변회로부(400)의 폴리1(45) 및 불순물 접합영역(53,57)에 접속된 폴리2(69)에 콘택되는 금속배선(79)을 형성한다. (도 2l)
도 4a 내지 도 4d 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(81)에 활성영역을 정의하는 소자분리막(83)을 형성하고, 상기 반도체기판(81)의 활성영역 상부에 폴리1(85)과 마스크절연막(86) 적층구조로 구비되는 폴리1 을 형성한다.
그리고, 상기 반도체기판(81)의 셀부(500)에 저농도의 불순물을 이온주입하여 저농도의 불순물 접합영역(87)을 형성한다.
그리고, 전체표면상부에 제1절연막(89)을 일정두께 형성하고 주변회로부(600)를 노출시키는 제1감광막패턴(91)을 마스크로하여 상기 제1절연막(89)을 이방성식각하여 제1절연막(89) 스페이서를 형성한다.
그 다음, 상기 제1감광막패턴(91)을 제거하고, NMOS 영역을 노출시키는 제2감광막패턴(도시안됨)을 마스크로 하여 고농도의 엔형 불순물을 이온주입하여 고농도의 엔형 불순물 접합영역(90)을 형성함으로써 NMOS 를 형성한다.
그리고, 상기 제2감광막패턴을 제거한후, PMOS 영역을 노출시키는 제3감광막패턴(도시안됨)을 마스크로하여 고농도의 피형 불순물을 이온주입하여 고농도의 피형 불순물 접합영역(92)을 형성함으로써 PMOS를 형성한다. (도 4a)
그 다음, 상기 제2감광막패턴을 제거하고, 전체표면상부에 제2절연막(93)을 일정두께 형성한다.
그리고, 상기 셀부(500)를 노출시키는 동시에 주변회로부(600)의 폴리2 대폴리1 콘택영역을 노출시키는 제4감광막패턴(95)을 형성한다. (도 4b)
그 다음, 상기 제4감광막패턴(95)을 마스크로하여 상기 제1절연막(89)과 제2절연막(93)을 이방성식각하여 상기 셀부의 폴리1 측벽에 제1,2절연막(89,93)으로 형성된 스페이서를 형성한다.
그리고, 고농도의 불순물을 반도체기판(81)에 이온주입하여 고농도의 불순물 접합영역(도시안됨)을 형성함으로써 LDD 구조의 불순물 접합영역(도시안됨)을 형성한다.
그리고, 전체표면상부에 폴리실리콘(96)과 텅스텐 실리사이드(97)를 일정두께 형성하여 폴리사이드 구조를 형성한다.상기 셀부(500)에 콘택플러그형 비트라인 및 저장전극 콘택플러그를 형성하고 상기 주변회로부(600)에 상기 폴리1 과 접속되는 금속배선 콘택플러그를 형성할 수 있는 제5감광막패턴(도시안됨)을 식각한다.그리고, 상기 제5감광막패턴을 마스크로하여 상기 폴리사이드 구조를 식각하여 폴리2 층인 비트라인(98,98a)과 저장전극 콘택플러그(98b)를 형성한다. (도 4c)
그 다음, 상기 제5감광막패턴을 제거하고 상기 셀부(500)만을 도포하는 제6감광막패턴(도시안됨)을 형성한 다음, 이를 마스크로하여 상기 주변회로부(600)의 제2절연막(93)을 이방성식각하여 상기 제1절연막(89) 스페이서 측벽에 제2절연막(93) 스페이서가 적층된 형태의 스페이서를 형성한다.
그 다음, 상기 제6감광막패턴을 제거하고 전체표면상부를 평탄화시키는 제1층간절연막(99)을 형성한다.
그리고, 상기 저장전극 콘택플러그(98b)에 접속되는 저장전극(101)을 형성하고 상기 저장전극(101)을 포함한 셀부(500) 상부에 플레이트전극(103)을 형성한다.
그리고, 전체표면상부에 제2층간절연막(105)을 형성하고 상기 플레이트전극(103)과 NMOS 영역의 고농도의 엔형 불순물 접합영역(90), PMOS 영역의 고농도의 피형 불순물 접합영역(92) 및 주변회로부의 폴리사이드 구조의 폴리2 층인 비트라인(98)에 접속되는 금속배선(107)을 형성한다. (도 4d)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 폴리 2 콘택 형성 공정이 따로 필요 없으므로 공정 단순화와 원가 절감에 기여하며, 폴리 1과 폴리 2사이의 층간 절연막이 필요 없으므로 공정단순화와 원가 절감에 기여한다. 셀지역과 주변회로 지역간의 단차를 완화시켜 금속배선을 안정적으로 구현할 수 있으며 셀지역의 단차가 낮아지므로 그만큼의 캐패시터의 높이를 키워 정전용량을 증가시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (6)

  1. 반도체기판의 셀부와 주변회로부에 각각 트랜지스터를 형성하는 공정과,
    전체표면상부에 폴리실리콘과 텅스텐 실리사이드 적층구조의 폴리사이드를 형성하는 공정과,
    저장전극 콘택플러그 영역, 비트라인 영역 및 주변회로부의 금속배선 콘택영역의 폴리사이드 상부에 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로하여 상기 폴리사이드를 식각해 상기 셀부에 저장전극 콘택플러그 및 콘택플러그형 비트라인을 형성하고 상기 주변회로부에 폴리사이드 구조의 폴리2 를 남기는 공정과,
    전체표면상부를 평탄화시키는 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막을 통하여 상기 저장전극 콘택플러그에 접속되는 캐패시터를 형성하는 공정과,
    상기 전체표면상부에 제2층간절연막을 형성하는 공정과,
    상기 제2층간절연막을 통하여 상기 캐패시터의 플레이트전극 및 폴리2 에 접속되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서
    상기 텅스텐 실리사이드는 상기 폴리사이드의 폴리실리콘보다 두껍게 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 삭제
  4. 반도체기판 상의 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 반도체기판 상에 폴리1 을 형성하고 전체표면상부에 제1절연막을 형성하는 공정과,
    상기 반도체기판의 주변회로부에 형성된 제1절연막을 이방성식각하여 제1절연막 스페이서를 형성하는 공정과,
    상기 주변회로부에 고농도의 엔형 및 피형 불순물을 각각 이온주입하여 NMOS 와 PMOS 를 각각 형성하는 공정과,
    전체표면상부에 제2절연막을 형성하는 공정과,
    상기 반도체기판의 셀부에 형성된 제1,2절연막을 이방성식각하여 상기 셀부의 폴리1 측벽에 제1,2절연막 스페이서를 형성하는 공정과,
    전체표면상부에 폴리사이드 구조를 형성하는 공정과,
    상기 폴리사이드를 식각하여 상기 셀부의 저장전극 콘택플러그 및 폴리2 인 콘택플러그형 비트라인을 형성하는 동시에 상기 주변회로부의 폴리1 에 접속되는 폴리2 를 형성하는 공정과,
    전체표면상부에 제1층간절연막, 캐패시터 및 제2층간절연막을 순차적으로 형성하는 공정과,
    상기 캐패시터의 플레이트전극, 상기 주변회로부의 NMOS, PMOS 및 폴리2 에 콘택되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  5. 제 4 항에 있어서
    상기 텅스텐 실리사이드는 상기 폴리사이드 구조의 폴리실리콘보다 두껍게 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 삭제
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