KR100353470B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 셀부와 주변회로부로 구분되어 있는 반도체기판에 원하는 종류의 불순물을 주입하여 웰을 형성하고, 상기 주변회로부에서 트렌치를 이용한 소자분리공정시 상기 셀부에서 저장전극으로 예정되는 부분에 트렌치를 형성한 다음, 상기 주변회로부에 소자분리절연막을 형성한 후, 상기 셀부의 반도체기판을 캐패시터의 플레이트전극으로 사용하여 상기 셀부의 트렌치를 매립하는 저장전극을 형성하고, 전체표면 상부에 층간절연막과 도핑되지 않은 다결정실리콘층을 형성한 후, 상기 셀부에서의 활성영역을 정의하는 감광막 패턴을 식각마스크로 상기 층간절연막과 도핑되지 않은 다결정실리콘층을 식각하여 SOI(silicon on insulator) 구조를 형성한 다음, 상기 도핑되지 않은 다결정실리콘층 상부에 모스트랜지스터를 형성한 후, 비트라인 및 금속배선공정을 실시함으로써 저전압에서도 구동이 가능하고, 주변회로부와 셀부간의 단차를 감소시키는 동시에 공정을 단축시켜 소자의 공정수율 및 특성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 주변회로부에서 트렌치를 이용한 소자분리공정시 셀부 상에 캐패시터를 동시에 형성셀부와 주변회로부의 단차를 줄이고 캐패시터의 정전용량을 향상시키는 기술에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.
이때, 상기 캐패시터는 주로 다결정실리콘층을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.
따라서, C=(ε0× εr× A) / T (여기서, ε0은 진공 유전율(permittivity of vacuum), εr은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.
그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압 등과 같은 신뢰도 및 박막특성 등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
더욱이, 캐패시터의 저장전극의 표면적을 증가시키기 위하여, 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(pin)구조로 형성하거나, 콘택의 상부에 실린더형의 저장전극을 형성하는 등의 방법을 사용하기도 한다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명한다.
도 1 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상에 소자분리 산화막(도시않됨)과 게이트 절연막(13)을 형성하고, 게이트 전극(15) 상부에 마스크 절연막 패턴(17)이 적층되어 있는 적층구조를 형성한다.
다음, 상기 적층구조의 양쪽 반도체기판(11)에 저농도의 불순물을 이온주입하여 엘.디.디.(lightly doped drain, 이하 LDD 라 함)영역(19)을 형성한다.
그 다음, 상기 적층구조의 측벽에 제1절연막 스페이서(21)를 형성한 후, 상기 제1절연막 스페이서(21) 양쪽 반도체기판(11)에 고농도의 불순물을 이온주입하여 소오스/드레인전극(23)을 형성함으로써 모스 전계효과 트랜지스터를 형성한다.
다음, 상기 소오스/드레인전극(23)과 접속되는 비트라인을 형성하고, 전체표면 상부에 평탄화막(25)을 형성한다.
그 다음, 상기 평탄화막(25) 상부에 저장전극으로 예정되는 부분을 노출하는 감광막 패턴(도시않됨)을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 평탄화막(25)을 식각하여 저장전극 콘택홀(도시않됨)을 형성한 후, 상기 감광막 패턴을 제거한다.
다음, 상기 저장전극 콘택홀의 측벽에 제2절연막 스페이서(27)를 형성하여 소자간에 브리지가 발생하는 것을 방지한다.
그 다음, 상기 저장전극 콘택홀을 통하여 상기 소오스/드레인전극(23)과 접속되는 제1저장전극용 도전층(도시않됨)을 형성하고, 상기 제1저장전극용 도전층 상부에 코아절연막(도시않됨)을 형성한다.
다음, 저장전극용 마스크(도시않됨)를 식각마스크로 사용하여 상기 코아절연막과 제1저장전극용 도전층을 식각한다.
그 다음, 제2저장전극용 도전층(도시않됨)을 형성하고, 전면식각공정을 실시하여 실린더형 저장전극(29)을 형성한다.
그 다음, 상기 코아절연막을 제거한 후, 유전체막(31)과 플레이트 전극(33)을 형성한다.
이때, 상기 캐패시터의 표면적을 증가시키기 위하여 저장전극을 3차원 구조인 실린더 형상으로 형성하는데, 반도체기판의 셀부에만 형성되고, 주변회로 영역에는 캐패시터가 형성되지 않는다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은, 실린더 형상의 3차원 구조로된 저장전극을 구비하는 캐패시터가 셀부에만 형성되므로 주변회로부와 셀부간의 단차가 증가되어, 후속 금속배선 공정시 셀부과 주변회로부의 경계 부분에서 감광막 패턴의 일부가 유실되는 나칭 현상이 발생하거나 심한 경우 단선이 발생하여 소자의 동작 특성을 저하시키고, 평탄화도 어려워져 공정수율 및 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 반도체기판의 주변회로부에서 트렌치를 이용한 소자분리공정을 실시하는 동시에 셀부에서는 캐패시터를 형성한 후, SOI 타입의 기판을 형성하여 트랜지스터를 형성함으로써 공정을 단축시키고 주변회로부와 셀부간의 단차를 감소시켜 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2i 는 본 발명에 따른 반도체소자의 제조방법을 나타낸 단면도.
♧ 도면의 주요부분에 대한 부호의 설명♧
11, 12 : 반도체기판 13 : 게이트 절연막
14a : n웰 14b : p웰
15, 42 : 게이트 전극 16 : 패드산화막
17, 44 : 마스크 절연막 18 : 질화막
19, 48 : LDD영역 20 : 제1감광막 패턴
21 : 제1절연막 스페이서 22a, 22b : 트렌치
23, 50 : 소오스/드레인영역 24 : 소자분리 절연막
25, 52 : 평탄화막 26 : 제2감광막 패턴
27 : 제2절연막 스페이서 29, 30b : 저장전극
28, 31 : 유전체막 30a : 저장전극용 도전층
32 : 저장전극 마스크 33 : 플레이트 전극
34 : 제1층간절연막 36 : 제3감광막 패턴
38 : 도핑되지 않은 다결정실리콘층 40 : 제4감광막 패턴
46 : 절연막 스페이서 54 : 비트라인
56 : 제1금속배선
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
반도체기판의 셀부에 n웰을 형성하고, 주변회로부에 p웰을 형성하는 공정과,
상기 주변회로부에서 소자분리영역으로 예정되는 부분과 상기 셀부에서 저장전극으로 예정되는 부분의 반도체기판을 식각하여 트렌치를 형성하는 공정과,
상기 주변회로부의 트렌치를 매립하는 소자분리절연막을 형성하는 공정과,
상기 셀부 표면에 유전체막을 형성한 다음, 상기 셀부의 트렌치를 매립하는 저장전극을 형성하는 공정과,
전체표면 상부에 상기 저장전극을 노출시키는 콘택홀이 구비된 층간절연막을 형성하는 공정과,
상기 콘택홀을 통하여 상기 저장전극과 접속되는 도핑되지 않은 다결정실리콘층을 형성하는 공정과,
상기 도핑되지 않은 다결정실리콘층 상부에 상기 셀부에서 활성영역으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 도핑되지 않은 다결정실리콘층과 층간절연막을 식각하는 공정과,
상기 셀부의 도핑되지 않은 다결정실리콘층 및 주변회로부 상의 활성영역에 모스트랜지스터 및 비트라인을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2i 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, p형 반도체기판(12)에 n웰 마스크(도시않됨)를 임플란트마스크로 사용한 이온주입공정으로 n웰(14a)을 형성한다. 이때, 상기 n웰(14a)의 농도를 균일하기 위하여 어닐링공정을 실시할 수 있다.
다음, p웰 마스크(도시않됨)를 임플란트마스크로 사용한 이온주입공정으로 상기 반도체기판(12)의 주변회로부(Ⅱ)에 p웰(14b)을 형성한다.
그 후, 상기 반도체기판(12) 상부에 패드산화막(16)을 증착하고, 상기 패드산화막(16) 상부에 질화막(18)을 증착한다.
그 다음, 상기 질화막(18) 상부에 주변회로부(Ⅱ)에서 소자분리영역으로 예정되는 부분과 셀부(Ⅰ)에서 저장전극으로 예정되는 부분을 노출시키는 제1감광막 패턴(20)을 형성한다.
다음, 상기 제1감광막 패턴(20)을 식각마스크로 이용하여 상기 질화막(18), 패드산화막(16) 및 반도체기판(12)을 제거하여 트렌치(22a, 22b)를 형성한다.
그 후, 상기 제1감광막 패턴(20)과 질화막(18)을 제거하고, 상기 트렌치를 형성하는 공정시 상기 트렌치의 식각면에 발생한 결점을 제거하기 위하여 상기 트렌치의 식각면에 희생산화막을 형성하였다가 제거한다. (도 2a, 도 2b참조)
다음, 전체표면 상부에 상기 트랜치(22a, 22b)를 매립하는 절연막(24)을 형성한다.
그 다음, 상기 절연막(24) 상부에 상기 셀부(Ⅰ)을 노출시키는 제2감광막 패턴(26)을 형성한다.
그리고, 상기 제2감광막 패턴(26)을 식각마스크로 사용하여 상기 절연막(24)을 식각하여 상기 주변회로부(Ⅱ)에서 소자분리영역으로 예정되는 부분의 트렌치(22b)를 매립하는 소자분리절연막을 형성한다. (도 2c참조)
다음, 상기 제2감광막 패턴(26)을 제거하고, 전체표면 상부에 유전체막(28)을 형성한다.
그 다음, 상기 유전체막(28) 상부에 상기 셀부(Ⅰ)의 트렌치(22a)를 매립하는 저장전극용 도전층(30a)을 형성한다.
다음, 저장전극마스크(32)를 이용하여 상기 저장전극용 도전층(30a)을 식각하여 상기 반도체기판(12)으로부터 돌출된 형태의 저장전극(30b)을 형성한다. 여기서, 상기 셀부(Ⅰ)에 형성되어 있는 n웰(14a)이 플레이트 전극으로 사용된다. (도 2d, 도 2e참조)
그 다음, 전체표면 상부에 층간절연막(34)을 형성한다.
다음, 상기 층간절연막(34) 상부에 상기 저장전극(30b)을 노출시키는 제3감광막 패턴(36)을 형성한다. (도 2f참조)
그 다음, 상기 제3감광막 패턴(36)을 식각마스크로 사용하여 상기 층간절연막(34)을 식각하여 상기 저장전극(30b)을 노출시키는 콘택홀(도시않됨)을 형성한다.
그 후, 전체표면 상부에 도핑되지않은 다결정실리콘층(38)을 형성하되, 상기 콘택홀에 의해 노출된 저장전극(30b)과 접속되도록 형성한다.
다음, 상기 도핑되지않은 다결정실리콘층(38) 상부에 상기 셀부(Ⅰ)에서 활성영역으로 예정되는 부분을 노출시키는 제4감광막 패턴(40)을 형성한다. (도 2g참조)
그 다음, 상기 제4감광막 패턴(40)을 식각마스크로 사용하여 상기 도핑되지 않은 다결정실리콘층(38)을 식각한다. 상기 식각공정으로 형성된 도핑되지 않은 다결정실리콘층(38) 패턴, 층간절연막(34) 및 반도체기판(12)의 적층구조를 SOI 구조라한다. 이는 1.8V 이하의 저전압에서 구동이 가능하고, 누설전류가 적어 리프레쉬 특성이 강하다.
다음, 전체표면 상부에 게이트 절연막(도시않됨)을 형성하고, 게이트 전극용 도전층 및 마스크 절연막을 순차적으로 형성한 후, 게이트 전극 마스크를 이용한 식각공정으로 마스크 절연막 패턴(44)이 적층되어 있는 게이트 전극(42)을 형성한다.
그 다음, 상기 게이트 전극(42)의 양쪽에 저농도의 불순물을 이온주입하여 LDD영역(48)을 형성한다.
그 후, 상기 게이트 전극(42)과 마스크 절연막 패턴(44)의 적층구조 측벽에 절연막 스페이서(46)를 형성하고, 상기 주변회로부(Ⅱ) 상의 게이트 전극(42) 측벽에 형성된 절연막 스페이서(46)의 양쪽에 고농도의 불순물을 이온주입하여 소오스/드레인 영역(50)을 형성한다.
다음, 전체표면 상부에 평탄화막(52)을 형성한다. 상기 평탄화막(52)은 비.피.에스.지.(borophospho sillicate glass, 이하 BPSG 라 함)를 사용하여 형성한 다음, 플로우공정을 실시하여 평탄화시킨다. 이때, 상기 평탄화막(52)은 셀부에서 소자분리절연막의 기능을 갖는다.
그 다음, 상기 소오스/드레인 영역(50)과 접속되는 비트라인(54)을 형성한다. 여기서, 상기 비트라인(54)은 다결정실리콘층 또는 텅스텐실리사이드층 또는 금속층을 이용하여 형성할 수 있고, 금속층을 이용하여 형성하는 경우 셀부(Ⅰ)의 비트라인과 주변회로부(Ⅱ)의 비트라인 및 제1금속배선의 기능을 동시에 갖는다.
다음, 전체표면 상부에 비아콘택홀이 구비된 제2층간절연막(도시않됨)을 형성한 후, 제2금속배선을 형성한다. 상기 제2금속배선은 셀부(Ⅰ)에서 제1금속배선의 기능을 하고, 주변회로부(Ⅱ)에서 제2금속배선의 기능을 한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 셀부와 주변회로부로 구분되어 있는 반도체기판에 원하는 종류의 불순물을 주입하여 웰을 형성하고, 상기 주변회로부에서 트렌치를 이용한 소자분리공정시 상기 셀부에서 저장전극으로 예정되는 부분에 트렌치를 형성한 다음, 상기 주변회로부에 소자분리절연막을 형성한 후, 상기 셀부의 반도체기판을 캐패시터의 플레이트전극으로 사용하여 상기 셀부의 트렌치를 매립하는 저장전극을 형성하고, 전체표면 상부에 층간절연막과 도핑되지 않은 다결정실리콘층을 형성한 후, 상기 셀부에서의 활성영역을 정의하는 감광막 패턴을 식각마스크로 상기 층간절연막과 도핑되지 않은 다결정실리콘층을 식각하여 SOI 구조를 형성한 다음, 상기 도핑되지 않은 다결정실리콘층 상부에 모스트랜지스터를 형성한 후, 비트라인 및 금속배선공정을 실시함으로써 저전압에서도 구동이 가능하고, 주변회로부와 셀부간의 단차를 감소시키는 동시에 공정을 단축시켜 소자의 공정수율 및 특성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.
Claims (5)
- 반도체기판의 셀부에 n웰을 형성하고, 주변회로부에 p웰을 형성하는 공정과,상기 주변회로부에서 소자분리영역으로 예정되는 부분과 상기 셀부에서 저장전극으로 예정되는 부분의 반도체기판을 식각하여 트렌치를 형성하는 공정과,상기 주변회로부의 트렌치를 매립하는 소자분리절연막을 형성하는 공정과,상기 셀부 표면에 유전체막을 형성한 다음, 상기 셀부의 트렌치를 매립하는 저장전극을 형성하는 공정과,전체표면 상부에 상기 저장전극을 노출시키는 콘택홀이 구비된 층간절연막을 형성하는 공정과,상기 콘택홀을 통하여 상기 저장전극과 접속되는 도핑되지 않은 다결정실리콘층을 형성하는 공정과,상기 도핑되지 않은 다결정실리콘층 상부에 상기 셀부에서 활성영역으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,상기 감광막 패턴을 식각마스크로 사용하여 상기 도핑되지 않은 다결정실리콘층과 층간절연막을 식각하는 공정과,상기 셀부의 도핑되지 않은 다결정실리콘층 및 주변회로부 상의 활성영역에 모스트랜지스터 및 비트라인을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 셀부의 n웰은 플레이트전극으로 사용되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 모스트랜지스터를 형성한 다음 형성되는 평탄화막은 상기 셀부에서 소자분리막의 기능을 하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 비트라인은 다결정실리콘층 또는 실리사이드 또는 금속층으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항 또는 제 4 항에 있어서,상기 비트라인을 금속층으로 형성하는 경우 상기 주변회로부의 금속배선공정을 동시에 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
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