KR19990004603A - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캠패시터 형성방법 관한 것으로, 반도체 기판에 트렌치를 형성하고, 상기 크렌치 상부에 스택형 및 실린더형 전하저장전극을 형성하는데 있어서, 상기 트렌치를 형성하여 단차의 증가없이 캐패시터의 정전용량을 증가시킬 수 있어 공정마진을 확보하고, 상기 정전용량의 증가로 디램의 리프레쉬(refresh) 관련 특성이 향상되고 소자의 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 반도체기판에 트렌치를 형성하고, 상기 트렌치 상부에 스택형 및 실린더형 전하저장전극을 형성함으로써 캐패시터의 정전용량을 증가시키는 기술에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.
이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.
따라서, C=(ε0×εr×A)/ T (여기서, ε0은 진공 유전율(permitivity of vaccum), εr은 유전막의 유전상수(dielectric constant), A는 캐패시터의 표면적, T는 유전막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 증가시키는 등의 방법이 있다.
그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압 등과 같은 신뢰도 및 박막특성 등이 확실하게 확인하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
더욱이, 캐패시터의 전하저장전극의 표면적을 증가시키기 위하여, 스택형 캐패시터와 실린더-스택형 캐패시터를 사용하고 있다.
참고로, 도 1a 및 도 1b는 종래기술에 따른 캐패시터의 전하저장전극을 도시한 단면도로서, 상기 도 1a는 평면 스택형 전하저장전극을 나타낸 단면도이고, 상기 도 1b는 실린더-스택형 전하저장전극을 도시한 단면도이다.
그러나, 상기와 같은 종래기술에 따른 반도체소자의 전하저장전극 제조방법은 다램의 고집적화에 따라 더욱더 향상된 캐패시터가 요구되어 충분한 정전용량을 갖는데 어려움이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치 구조, 스택 구조 및 실린더 구조가 혼합된 형태의 캐패시터를 형성함으로써 보다 향상된 정전용량을 확보하고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.
도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 23 : 소자분리 산화막
27 : 평탄화절연막 29 : 제1다결정실리콘
31 : 콘택홀 33 : 제2다결정실리콘
34 : 불순물 접합영역 35 : 트렌치
36 : 제3다결정실리콘 37 : 유전막
39 : 플레이트전극
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 저장전극 형성방법은, 평탄화절연막이 형성되어 있는 반도체기판 상부에 제1도전체를 형성하는 공정과, 콘택마스크를 사용하여 상기 제1도전체 및 평탄화절연막을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀 측벽에 제2도전체 스페이서를 형성하는 공정과, 상기 제1도전체 및 제2도전체 스페이서를 일정두께 전면식각하는 동시에 트렌치를 형성하는 공정과, 상기 트렌치 표면에 불순물을 주입하는 공정과, 상기 제1도전체와 접속되는 제3다결정실리콘 스페이서를 형성하여 실린더형 저장전극을 형성하는 공정과, 후속공정으로 유전막 및 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2g 는 본 발명의 실시예에 따른 반도체소자의 저정전극 형성방법을 도시한 단면도이다.
먼저, 게이트전극(도시안됨), 비트라인(도시안됨), 워드라인(도시안됨), 소자분리 산화막(23) 등이 형성되어 있는 반도체기판(21) 상부에 평탄화절연막(27)을 형성하여 평탄화한다. (도 2a)
다음, 상기 평탄화절연막(27) 상부에 제1다결정실리콘(29)을 증착한다. (도 2b)
그 다음, 상기 반도체기판(21)에서 전하저장전극 콘택으로 예정되어 있는 부분 상측의 제1다결정실리콘(29) 및 평탄화절연막(27)을 제거하여 전하저장전극 콘택홀(31)을 형성한다. (도 2c)
그리고, 상기 구조 전표면에 제2다결정실리콘(33)을 증착한다. (도 2d)
이어서, 상기 제2다결정실리콘(33)을 플라즈마를 이용한 전면식각공정을 실시하여 상기 콘택홀(31) 측면에 제2다결정실리콘(33) 스페이서를 형성한다. (도 2e)
다음, 플라즈마를 이용한 전면식각공정으로 상기 콘택홀(31)에 의해 노출된 상기 반도체기판(21)에 트렌치(35)를 형성한다.
이때, 상기 제1다결정실리콘(29)은 일정 두께 부분식각되고, 상기 제1다결정실리콘(29)의 두께에 따라 트렌치의 깊이가 결정된다.
그리고, 상기 트렌치(35)가 실리콘으로 형성되어 있는 반도체기판(21)에 형성되므로 추가로 다결정실리콘을 증착하지 않아도 된다. (도 2f)
그 다음, 상기 식각공정으로 형성된 트렌치(35)에 불순물을 도핑하거나 이온주입공정을 실시하여 불순물 접합(junction)영역(34)을 만들어 주는 공정을 진행한다.
그리고, 상기 구조의 상부에 절연막(도시안됨)을 형성한 후, 상기 절연막 상부에 저장전극 마스크를 이용한 노광 및 현상공정으로 절연막 패턴을 형성하는 동시에 제1다결정실리콘(29)을 패터닝한다.
이어서, 상기 구조 전표면 상부에 제3다결정실리콘을 증착한다.
다음, 상기 제3다결정실리콘을 전면식각하여 상기 제1다결정실리콘(29)과 접속되는 제3다결정실리콘 스페이서(36)를 형성한다.
그 다음, 상기 구조 전표면 상부에 오.엔.오.(oxide-nitride-oxide)구조를 갖는 유전막(37)을 형성한다.
그 후, 상기 유전막(37) 상부에 플레이트전극(39)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판에 트렌치를 형성하고, 상기 트렌치 상부에 스택형 및 실린더형 전하저장전극을 형성하는데 있어서, 상기 트렌치를 형성하여 단차의 증가없이 캐패시터의 정전용량을 증가시킬 수 있어 공정마진을 확보하고, 상기 정전용량의 증가로 디램의 리프레쉬 관련 특성이 향상되고 소자의 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (1)

  1. 평탄화절연막이 형성되어 있는 반도체기판 상부에 제1도전체를 형성하는 공정과, 콘택마스크를 사용하여 상기 제1도전체 및 평탄화절연막을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀 측벽에 제2도전체 스페이서를 형성하는 공정과, 상기 제1도전체 및 제2도전체 스페이서를 일정두께 전면식각하는 동시에 트렌치를 형성하는 공정과, 상기 트렌치 표면에 불순물을 주입하는 공정과, 상기 제1도전체와 접속되는 제3다결정실리콘 스페이서를 형성하여 실린더형 저장전극을 형성하는 공정과, 후속공정으로 유전막 및 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
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* Cited by examiner, † Cited by third party
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US7262452B2 (en) 2004-12-27 2007-08-28 Samsung Electronics Co., Ltd. Method of forming DRAM device having capacitor and DRAM device so formed

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KR100382732B1 (ko) * 2001-01-10 2003-05-09 삼성전자주식회사 반도체 소자의 실린더형 커패시터 제조 방법
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