KR100337929B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 게이트절연막의 하부에 접합영역을 형성하여 게이트절연막 캐패시터와 접합캐패시터를 병렬로 연결한 효과로 면적의 증가없이 디커플링 캐패시터(decoupling capacitor)의 정전용량을 증가시켜 안정된 전압특성을 갖는 반도체소자를 제조하여 공정수율을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 방법이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 게이트절연막 캐패시터와 접합캐패시터를 병렬로 연결하여 면적의 증가없이 디커플링 캐패시터의 용량을 증가시키는 반도체소자의 제조방법에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.
이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.
따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permittivity of vacuum), εr 은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.
상기 캐패시터의 정전용량 C는 캐패시터가 병렬로 연결될 때 그 크기가 증가되는 특성을 갖는다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, p형 반도체기판(11)에 n웰(12)을 형성하고, 상기 n웰(12) 내부에 p웰, 즉 r웰(13)을 형성한다. (도 1a 참조)
다음, 전체표면 상부에 상기 r웰(13) 내의 일정 부분을 노출시키는 감광막패턴(14)을 형성하고, 상기 감광막패턴(14)을 이온주입마스크로 사용하여 상기 r웰(13)에 n형 불순물을 이온주입하여 n+접합영역(15)을 형성한다. (도 1b 참조)
그 다음, 상기 감광막패턴(14)을 제거하고, 상기 n+접합영역(15)의 일측에 게이트절연막(도시안됨)과 게이트전극(17)의 적층구조를 형성한다.
그 다음, 전체표면 상부에 금속배선 콘택으로 예정되는 상기 n+접합영역(15) 일측의 r웰(14)과 상기 r웰(14)과 인접하는 게이트전극(17)과 상기 게이트전극(17)이 형성되지 않은 n+접합영역(15)을 노출시키는 금속배선 콘택홀이 구비된 층간절연막(16)을 형성한다.
그 후, 금속층을 형성하여 상기 금속배선을 형성하되, Vcc선은 상기 n+접합영역(15)에 연결시키고, Vss선은 r웰(14) 및 게이트전극(17)에 연결시킨다. (도 1c 참조)
도 1d 는 도 1c 의 등가회로도이다.
상기와 같은 종래기술에 따른 반도체소자의 제조방법은, 디커플링 캐패시터로써 주로 게이트절연막 캐패시터를 사용하는데, 이는 큰 용량의 정전용량을 확보하기 위하여 상당한 면적을 차지하고 있으며, 소자가 고집적화되어 갈수록 디커플링 캐패시터의 면적 비중이 증가하게 되므로 넷 다이(net die) 수가 감소되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트절연막 하부의 접합영역을 이용하여 게이트절연막 캐패시터와 접합캐패시터를 병렬로 연결하여 면적의 증가없이 디커플링 캐패시터의 정전용량을 증가시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 1d 는 도 1c 의 등가회로도.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2d 는 도 2c 의 등가회로도.
<도면의 주요부분에 대한 부호 설명>
11, 21 : p형반도체기판 12, 22 : n웰
13 : r웰 14, 23 : 감광막패턴
15 : n+접합영역 16, 25 : 층간절연막
17, 26 : 게이트전극 18, 27 : 금속배선
24 : p+접합영역
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
제1도전형 반도체기판에 제2도전형 웰을 형성하는 공정과,
상기 제2도전형 웰의 일정 부분에 제1도전형 접합영역을 형성하는 공정과,
상기 제1도전형 접합영역의 일측에 게이트절연막과 게이트전극의 적층구조를 형성하는 공정과,
전체표면 상부에 금속배선콘택으로 예정되는 부분을 노출시키는 금속배선콘택홀이 구비된 층간절연막을 형성하는 공정과,
전체표면 상부에 금속층을 형성한 다음, 금속배선마스크를 식각마스크로 상기 금속층을 식각하여 Vcc선과 Vss선을 형성하되, 상기 Vcc선은 상기 제2도전형 웰과 게이트전극에 연결하고, 상기 Vss선은 상기 제1도전형 접합영역에 연결하여 두 개의 캐패시터를 연결시키는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, p형반도체기판(21)에 n웰(22)을 형성한다. (도 2a 참조)
다음, 전체표면 상부에 상기 n웰(22)의 일정 부분을 노출시키는 감광막패턴(23)을 형성한다.
그 다음, 상기 감광막패턴(23)을 이온주입마스크로 상기 n웰(22) 표면에 p+불순물을 이온주입하여 p+접합영역(24)을 형성한다.
이때, 상기 이온주입공정은 P 또는 As을 20 ∼ 200keV의 이온주입에너지로 1E12 ∼ 1E17ions/㎤ 도즈량을 1차 이온주입한 다음, B 또는 BF2를 10 ∼ 100keV의 이온주입에너지로 1E13 ∼ 1E17ions/㎤ 도즈량을 2차 이온주입하는 방법으로 실시한다. (도 2b 참조)
다음, 상기 감광막패턴(23)을 제거하고, 상기 p+접합영역(24) 상부에 게이트절연막과 게이트전극(26)의 적층구조를 형성하되, 상기 p+접합영역(24)의 일측이 노출되게 형성한다.
그 다음, 전체표면 상부에 층간절연막(25)을 형성한다. 상기 층간절연막(25)은 BPSG막, 또는 PSG막 또는 고밀도플라즈마산화막 또는 USG막을 사용하여 형성한다.
다음, 상기 층간절연막(25)을 식각하여 금속배선콘택으로 예정되는 상기 p+확산영역(24) 일측의 n웰(22)과 상기 n웰(22)에 인접하는 게이트전극(26)과 p+확산영역(24)을 노출시킨다.
그 다음, 금속층을 형성한 후, 금속배선마스크를 식각마스크로 금속층을 식각하여 금속배선을 형성하여 Vcc선과 Vss선을 형성하되, 상기 Vcc선은 n웰(22)과 게이트전극(26)에 연결되고, Vss선은 p+확산영역(24)에 연결된다. (도 2c 참조)
도 2d 는 도 2c 의 등가회로도이다.
한편, 반도체기판이 n형인 경우 상기 n웰을 p웰로 형성하고, p+접합영역을 n+접합영역으로 형성하되, 상기 n+접합영역은 B 또는 BF2를 20 ∼ 200keV의 이온주입에너지로 1E12 ∼ 1E17ions/㎤ 도즈량을 1차 이온주입한 다음, P 또는 As을 10 ∼ 100keV의 이온주입에너지로 1E13 ∼ 1E17ions/㎤ 도즈량을 2차 이온주입하여 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 게이트절연막의 하부에 접합영역을 형성하여 게이트절연막 캐패시터와 접합캐패시터를 병렬로 연결한 효과로 면적의 증가없이 디커플링 캐패시터(decoupling capacitor)의 정전용량을 증가시켜 안정된 전압특성을 갖는 반도체소자를 제조하여 공정수율을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.
Claims (5)
- 제1도전형 반도체기판에 제2도전형 웰을 형성하는 공정과,상기 제2도전형 웰의 일정 부분에 제1도전형 접합영역을 형성하는 공정과,상기 제1도전형 접합영역의 일측에 게이트절연막과 게이트전극의 적층구조를 형성하는 공정과,전체표면 상부에 금속배선콘택으로 예정되는 부분을 노출시키는 금속배선콘택홀이 구비된 층간절연막을 형성하는 공정과,전체표면 상부에 금속층을 형성한 다음, 금속배선마스크를 식각마스크로 상기 금속층을 식각하여 Vcc선과 Vss선을 형성하되, 상기 Vcc선은 상기 제2도전형 웰과 게이트전극에 연결하고, 상기 Vss선은 상기 제1도전형 접합영역에 연결하여 두 개의 캐패시터를 연결시키는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1도전형과 제2도전형은 서로 반대도전형인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2도전형 접합영역이 n+접합영역인 경우 B 또는 BF2를 20 ∼ 200keV의 이온주입에너지로 1E12 ∼ 1E17ions/㎤ 도즈량을 이온주입한 다음, P 또는 As을 10 ∼ 100keV의 이온주입에너지로 1E13 ∼ 1E17ions/㎤ 도즈량을 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2도전형 접합영역이 p+접합영역인 경우 P 또는 As을 20 ∼ 200keV의 이온주입에너지로 1E12 ∼ 1E17ions/㎤ 도즈량을 이온주입한 다음, B 또는 BF2를 10 ∼ 100keV의 이온주입에너지로 1E13 ∼ 1E17ions/㎤ 도즈량을 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막은 BPSG막, 또는 PSG막 또는 고밀도플라즈마산화막 또는 USG막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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