KR100295656B1

KR100295656B1 - 반도체메모리제조방법

Info

Publication number: KR100295656B1
Application number: KR1019970047275A
Authority: KR
Inventors: 김낙섭
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1997-09-12
Filing date: 1997-09-12
Publication date: 2001-08-07
Also published as: KR19990025591A

Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래의 반도체 메모리 제조방법은 메모리셀이 형성되는 셀영역과 주변회로가 형성되는 주변부의 상부에 다층구조 절연층을 증착하고, 주변부 상부에 증착한 다층구조 절연층을 식각한 후, 상기 셀영역 상부에 증착한 다층구조 절연층의 식각비를 이용하여 캐패시터를 제조함으로써, 셀영역의 상부와 주변부의 상부간에 단차가 형성되어 금속배선공정시 단선이 발생하여 반도체 메모리의 신뢰도가 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 주변부의 상부에 증착된 다층구조 절연층을 식각하지 않고 셀영역상부에 증착된 다층구조 절연층의 식각비를 이용하여 캐패시터를 제조함으로써, 셀영역과 주변부간에 단차의 발생을 방지함으로써 금속배선공정시 금속배선이 단선됨을 방지하여 반도체 메모리의 신뢰도를 증가시키는 효과가 있다.

Description

반도체 메모리 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 반도체 메모리셀의 캐패시터 제조시 캐패시터의 주변부와 캐패시터상부의 단차를 제거함으로써, 금속배선공정시 금속배선의 단선 등을 방지하는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.

일반적으로, 반도체 메모리의 각 셀은 엔모스 트랜지스터와 그 엔모스 트랜지스터의 소스에 접속되는 캐패시터를 포함하여 구성되며, 그 캐패시터는 고집적화에 따라 소정의 정전용량을 유지시킬 목적으로 캐패시터 전극의 표면적을 넓게 하기 위해 다양한 형태로 개발되고 있다. 대표적인 구조로는 핀(FIN)형이라고 불리는 구조이며, 이는 상기 엔모스 트랜지스터의 드레인에 형성하는 비트라인의 위쪽에 형성하고, 이와 같이 캐패시터가 비트라인보다 위쪽에 위치하는 메모리셀을 COB(CAPACITOR ON BITLINE)구조라고 칭한다. 이와 같이 캐패시터를 비트라인의 상부에 형성하는 구조는 주변부와 단차를 발생시키게 되며, 이와 같은 단차는 배선공정시 단선 등의 문제를 갖게 된다. 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a 내지 도1j는 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 반도체 메모리셀이 제조될 셀영역과 주변의 회로가 제조될 주변부를 구분하고, 그 기판(1) 및 필드산화막(2)의 상부에 게이트 산화막과 게이트전극을 포함하는 다수의 게이트(3)와 소스 및 드레인을 형성한 다음, 상기 기판(1), 필드산화막(2) 및 게이트(3)의 상부에 산화막(4), 질화막(5), 산화막(6)을 순차적으로 증착하는 단계(도1a)와; 포토레지스트(P/R1)를 상기 산화막(6)의 상부에 도포 및 패턴을 형성하여 메모리셀이 형성될 셀영역의 기판(1)과 필드산화막(2)에 각각 형성한 게이트(3)사이의 즉, 소스를 노출시키는 단계(도1b)와; 상기 포토레지스트(P/R1)를 제거한 후, 도핑된 다결정실리콘(7)과 산화막(8)을 순차적으로 증착하는 단계(도1c)와; 포토레지스트(P/R2)를 이용한 사진식각공정으로 상기 기판(1) 및 필드산화막(2)의 상부에 형성한 게이트(3)의 사이에 증착한 다결정실리콘(7)을 노출시키는 단계(도1d)와; 상기 포토레지스트(P/R2)를 제거하고, 상기 산화막(8)과 다결정실리콘(7)의 상부에 다결정실리콘(9)을 증착하는 단계(도1e)와; 포토레지스트(P/R3)를 이용하는 사진식각 공정으로, 다결정실리콘(9), 산화막(8), 다결정실리콘(7)을 선택적으로 식각하여 상기 셀영역에 핀형 캐패시터의 일측전극을 형성하는 단계(도1f)와; 상기 포토레지스트(P/R3)를 제거하고, 습식식각을 통해 상기 산화막(8)을 식각하는 단계(도1g)와; 상기 다결정실리콘(9),(7)의 전면에 유전체(10)와 다결정실리콘(11)을 증착하는 단계(도1h)와; 사진식각공정으로 상기 다결정실리콘(11)을 선택적으로 식각하여 캐패시터를 완성하는 단계(도1i)와; 상기 주변부와 셀영역의 상부에 보호층(12)을 증착하는 단계(도1j)로 구성된다.

이하, 상기와 같은 종래 반도체 메모리 제조방법을 좀더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 로코스공정을 통해 필드산화막(2)을 형성하여, 소자가 제조될 영역을 정의하고, 메모리셀을 제조할 셀영역과 메모리셀의 동작에 필요한 기타 회로의 소자를 제조할 주변부를 정한다. 그리고, 게이트 산화막과 다결정실리콘을 기판(1)과 필드산화막(2)의 상부에 순차적으로 증착하여 기판(1)과 필드산화막(2)의 상부에 다수의 게이트(3)를 형성한다. 이때, 상기 필드산화막(2)의 상부에 형성되는 게이트(3)는 캐패시터의 일측전극으로 사용되며, 기판(1)의 상부에 형성되는 게이트(3)는 엔모스 트랜지스터의 게이트로 사용된다. 이와 같이 게이트(3)가 제조된 후, 기판(1)에 불순물 이온을 주입하여 엔모스 트랜지스터의 소스 및 드레인을 형성한다. 그리고, 상기 기판(1), 필드산화막(2) 및 게이트(3)의 상부에 산화막(4), 질화막(5), 산화막(6)을 순차적으로 증착한다.

그 다음, 도1b에 도시한 바와 같이 포토레지스트(P/R1)를 상기 산화막(6)의 상부에 도포 및 노광한 후, 그 포토레지스트(P/R1)를 식각 마스크로 하는 습식식각으로 상기 산화막(6),(4) 및 질화막(5)의 일부를 식각 하여 상기 셀영역의 기판(1)과 필드산화막(2)에 각각 형성한 게이트(3)사이의 즉, 소스를 노출시킨다.

그 다음, 도1c에 도시한 바와 같이 상기 포토레지스트(P/R1)를 제거한 후, 도핑된 다결정실리콘(7)과 산화막(8)을 셀영역의 상부 전면에 순차적으로 증착한다. 이때 다결정실리콘은 캐패시터의 일측전극의 일부로 사용되며, 이후의 공정에서는 캐패시터의 정전용량을 크게 하기 위해 그 일측전극의 표면적을 증가시키는 공정단계를 수행하게 된다.

그 다음, 도1d에 도시한 바와 같이, 상기 산화막(8)의 상부전면에 포토레지스트(P/R2)를 도포하고 노광하여 패턴을 형성한 후, 식각공정을 통해 상기 산화막(8)을 부분적으로 식각 하여 기판(1) 및 필드산화막(2)의 상부에 형성한 게이트(3)의 사이에 증착한 다결정실리콘(7)의 일부를 노출시킨다.

그 다음, 도1e에 도시한 바와 같이 상기 포토레지스트(P/R2)를 제거하고, 다시 다결정실리콘(9)을 증착하여 각 다결정실리콘(7),(9)의 중앙부가 상호 접속되고, 각 다결정실리콘(7),(9)의 측면부는 산화막(8)에 의해 서로 격리되는 구조를 갖게 한다.

그 다음, 도1f에 도시한 바와 같이 포토레지스트(P/R3)를 도포 및 노광하여 소정의 패턴을 형성하고, 그 패턴이 형성된 포토레지스트(P/R3)를 식각 마스크로 사용하는 식각으로 다결정실리콘(9), 산화막(8), 다결정실리콘(7)을 선택적으로 식각 하여 상기 셀영역에 핀형 캐패시터의 일측전극을 형성한다.

그 다음, 도1g에 도시한 바와 같이 상기 포토레지스트(P/R3)를 제거하고, 습식식각을 통해 상기 다결정실리콘(7),(9)의 사이에 잔존하는 산화막(8)을 선택적으로 식각 한다.

그 다음, 도1h에 도시한 바와 같이 상기 다결정실리콘(7),(9)을 포함하는 캐패시터의 일측전극 전면에 유전체(10)를 증착한다. 이 유전체(10)는 캐패시터의 유전체로 사용되며, 고유전율의 유전체를 사용하는 것이 유리하다. 그리고, 상기 유전체(10)의 전면에 다결정실리콘(11)을 증착한다. 이때 증착되는 다결정실리콘(11)은 캐패시터의 타측전극으로 사용되며, 상기 다결정실리콘(7),(9)의 사이에도 증착된다.

그 다음, 도1i에 도시한 바와 같이 포토레지스트(도면생략)를 도포하고, 패턴을 형성한 후, 식각공정을 통해 상기 다결정실리콘(11)을 선택적으로 식각 하여 다결정실리콘(11)을 전극으로 하고, 유전체(10)를 유전층으로하며, 상호 접속된 다결정실리콘(7),(9)을 다른 전극으로 하는 캐패시터를 완성한다. 이때 형성되는 캐패시터를 핀형이라고 하며, 고집적화의 과정에서 캐패시터 전극의 표면적을 넓혀 캐패시터 자체가 작아지는 경우에도 소정의 정전용량을 유지하도록 한다.

그 다음, 도1j에 도시한 바와 같이 주변부와 셀영역의 상부에 보호층(12)을 증착한다. 이때 증착하는 보호층(12)은 BPSG(붕소 인 실리콘 유리) 등을 사용하며, 보호층(12)은 외부의 전기적인 이상으로부터 반도체 메모리를 보호하는 역할을 하게 된다.

이후의 공정에서는 금속배선공정을 통해 셀영역의 엔모스 트랜지스터 드레인에 접속되는 비트라인 등을 형성하게 된다. 이때, 메모리셀과 주변부에 형성한 주변회로들을 접속해야 하며, 캐패시터를 셀영역에 형성한 게이트(3)의 상부에 위치하도록 하고, 그 셀영역과 주변부의 상부에 동일한 두께를 갖는 보호층(12)을 형성하여, 셀영역과 주변부에 증착한 보호층(12)은 단차를 갖게 된다.

상기한 바와 같이 종래의 반도체 메모리는 캐패시터를 셀영역의 엔모스 트랜지스터 게이트의 상부에 형성하고, 그 셀영역과 주변부에 동일 두께의 보호층을 증착하여 셀영역과 주변부의 보호층간에 단차가 발생함으로써, 금속배선공정시 금속배선이 단선되는 경우가 자주 발생하게 되어 반도체 메모리의 신뢰성이 감소하는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 셀영역과 주변부의 상부에 형성하는 보호층의 단차가 발생하지 않도록 함으로써, 그 동작의 신뢰성을 증가시킨 반도체 메모리 제조방법의 제공에 그 목적이 있다.

도1a 내지 도1j는 종래 반도체 메모리의 제조공정 수순단면도.

도2a 내지 도2l은 본 발명 반도체 메모리의 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

100,200:기판 101,102,106:산화막

103,107:질화막 104,105,108,110:다결정실리콘

109:유전체

상기와 같은 목적은 메모리셀이 제조될 셀영역과 반도체 메모리의 주변회로가 제조될 주변부를 정의하는 단계와, 상기 셀영역에 다층구조 절연층을 증착한 다음 그 다층구조 절연층의 식각비를 이용하여 핀형 캐패시터를 제조하는 단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 핀형 캐패시터 제조단계는 다층구조 절연층을 셀영역과 주변부에 증착함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2l은 본 발명 반도체 메모리의 제조공정 수순단면 개략도로서, 이에 도시한 바와 같이 셀영역의 기판(100)과 주변부의 기판(200) 상부에 두꺼운 산화막(101), 얇은 산화막(102)과, 질화막(103)을 순차적으로 증착하고, 포토레지스트(P/R1)를 사용한 사진식각공정으로 상기 셀영역의 기판(100)의 상부에 증착한 산화막(101),(102) 및 질화막(103)을 식각 하여 소스를 노출시키는 단계(도2a)와; 상기 포토레지스트(P/R1)를 제거하고, 상기 노출된 셀영역의 소스의 상부에 상기 산화막(101)과 동일한 높이의 다결정실리콘(104)을 증착하는 단계(도2b)와; 상기 질화막(103)의 상부전면에 상기 다결정실리콘(104)과 연결되는 다결정실리콘(105)을 증착하고, 포토레지스트(P/R2)를 사용하는 사진식각공정으로 상기 셀영역 기판(100)의 상부에 다결정실리콘(104)과 접속되는 다결정실리콘(105)의 일부만을 남기고 식각 하는 단계(도2c)와; 상기 셀영역 기판(100)의 질화막(103) 및 다결정실리콘(105)의 상부와 주변부 기판(200)의 상부에 증착된 질화막(103)의 상부에 산화막(106)과 질화막(107)을 교번하여 산화막(106)이 상부에 위치하도록 다층으로 증착하는 단계(도2d)와; 상기 산화막(106)의 상부에 포토레지스트(P/R3)를 사용하는 사진식각공정으로 상기 다결정실리콘(105)의 일부를 노출시키는 단계(도2e)와; 상기 산화막(106)과 질화막(107)의 식각비를 이용하여 다결정실리콘(105)과 동일 크기로 상기 질화막(107)을 식각 하는 단계(도2f)와; 상기 포토레지스트(P/R3)를 제거하고, 기판(100),(200)의 상부에 증착된 산화막(106)의 상부 전면 및 상기 질화막(107)이 식각된 부분에 다결정실리콘(108)을 증착하는 단계(도2g)와; 포토레지스트(P/R4)를 사용하는 사진식각공정으로, 상기 셀영역 기판(100)의 상부에 증착한 다결정실리콘(108), 질화막(107), 산화막(106)의 일부를 식각 하여 상기 질화막(107)이 식각된 부분에 증착된 다결정실리콘(108)과 그 다결정실리콘(108) 사이의 산화막(106)만을 남겨두는 단계(도2h)와; 상기 다결정실리콘(108) 사이의 산화막(106)을 습식식각 하여 캐패시터의 일측전극을 형성하는 단계(도2i)와; 상기 포토레지스트(P/R4)를 제거하고, 상기 다결정실리콘(108)(105)의 상부에 유전체(109)와 다결정실리콘(110)을 순차적으로 증착하는 단계(도2j)와; 포토레지스트(P/R5)를 사용하는 사진식각공정으로 상기 주변부 기판(200)의 상부에 증착된 다결정실리콘(110),(108)을 식각 하는 단계(도2k)와; 상기 포토레지스트(P/R5)를 제거하는 단계(도2l)로 구성된다.

이하, 상기와 같은 본 발명, 반도체 메모리 제조방법을 설명의 편의상 기판을 셀이제조되는 셀영역의 기판(100)과 셀 이외의 주변회로가 제조되는 기판(200)으로 나누어 좀더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 종래와 동일하게 기판의 상부에 필드산화막을 증착하고, 그 필드산화막과 기판의 상부에 게이트를 형성하고, 그 기판의 상부에 형성한 게이트의 측면 기판 하부에 소스 및 드레인을 제조한 후, 셀영역의 기판(100)과 주변부의 기판(200) 상부에 두꺼운 산화막(101), 얇은 산화막(102)과, 질화막(103)을 순차적으로 증착하고, 포토레지스트(P/R1)를 사용한 사진식각공정으로 상기 셀영역의 기판(100)의 상부에 증착한 산화막(101),(102) 및 질화막(103)을 식각하여 소스를 노출시킨다.

그 다음, 도2b에 도시한 바와 같이 상기 포토레지스트(P/R1)를 제거하고, 상기 노출된 셀영역 소스의 상부에 상기 산화막(101)과 동일한 높이의 다결정실리콘(104)을 증착한다. 이때 다결정실리콘(104)은 소스와 캐패시터의 일측전극을 접속하는 전극으로 사용하게 된다.

그 다음, 도2c에 도시한 바와 같이 상기 기판(100),(200)의 상부에 형성된 질화막(103)의 상부전면에 상기 다결정실리콘(104)과 연결되는 다결정실리콘(105)을 증착하고, 포토레지스트(P/R2)를 도포 및 노광하여 패턴을 형성하고, 그 포토레지스트(P/R2)를 식각마스크로 하는 식각공정으로 상기 셀영역 기판(100)의 상부에 다결정실리콘(104)과 접속되는 다결정실리콘(105)의 일부만을 남기고 식각한다.

그 다음, 도2d에 도시한 바와 같이 상기 셀영역 기판(100)의 질화막(103)과 다결정실리콘(105)의 상부와 주변부 기판(200)의 상부에 증착된 질화막(103)의 상부에 산화막(106)과 질화막(107)을 교번하여 산화막(106)이 상부에 위치하도록 다층으로 증착한다. 이때, 상기 산화막(106)과 질화막(107)의 적층수는 캐패시터의 정전용량에 맞춰 적당한 수로 적층한다.

그 다음, 도2e에 도시한 바와 같이 상기 산화막(106)의 상부에 포토레지스트(P/R3)를 도포 및 노광하여, 소정의 패턴을 형성하고, 사용하는 사진식각공정으로 상기 다결정실리콘(105)의 일부를 노출시킨다.

그 다음, 도2f에 도시한 바와 같이 상기 산화막(106)과 질화막(107)의 식각비를 이용하여 다결정실리콘(105)과 동일 크기로 상기 질화막(107)을 식각 한다.

그 다음, 도2g에 도시한 바와 같이 상기 포토레지스트(P/R3)를 제거하고, 기판(100),(200)의 상부에 증착된 산화막(106)의 상부 전면 및 상기 질화막(107)이 식각된 부분에 다결정실리콘(108)을 증착한다. 이때, 상기 다결정실리콘(108)은 반도체 메모리셀의 캐패시터로 사용된다.

그 다음, 도2h에 도시한 바와 같이 포토레지스트(P/R4)를 사용하는 사진식각공정으로, 상기 셀영역 기판(100)의 상부에증착한 다결정실리콘(108), 질화막(107), 산화막(106)의 일부를 식각 하여 상기 질화막(107)이 식각된 부분에 증착된 다결정실리콘(108)과 그 다결정실리콘(108) 사이의 산화막(106)만을 남겨둔다.

그 다음, 도2i에 도시한 바와 같이 상기 다결정실리콘(108) 사이의 산화막(106)을 습식식각 하여 캐패시터의 일측전극을 형성한다.

그 다음, 도2j에 도시한 바와 같이 상기 포토레지스트(P/R4)를 제거하고, 상기 다결정실리콘(108),(105)으로 구성되는 캐패시터 일측전극의 상부에 유전체(109)와 다결정실리콘(110)을 순차적으로 증착한다.

그 다음, 도2k에 도시한 바와 같이 포토레지스트(P/R5)를 사용하는 사진식각공정으로 상기 주변부 기판(200)의 상부에 증착된 다결정실리콘(110),(108)을 식각 한다.

그 다음, 도2l에 도시한 바와 같이 상기 포토레지스트(P/R5)를 제거한다.

이와 같은 공정으로, 주변부 기판(200)의 상부에는 산화막(201),(202),(206), 질화막(207)이 남아있게 되며, 이후의 공정에서는 상기 주변부 기판(200)에 형성된 주변회로와 셀영역 기판(100)에 형성된 메모리셀을 금속배선공정을 통해 소정 배선을 하게 된다.

상기한 바와 같이 본 발명 반도체 메모리 제조방법은 핀형 캐패시터의 제조를 위해 다층으로 증착하는 산화막 및 질화막을 주변부도 증착하여 캐패시터가 제조되는 메모리 셀영역과 주변회로가 형성되는 주변부의 단차를 제거함으로써, 금속배선형성시 단차에 의한 단선이 발생하지 않아 제품의 신뢰도를 향상시키는 효과가 있다.

Claims

메모리셀이 제조될 셀영역과 반도체 메모리의 주변회로가 제조될 주변부를 정의하는 단계와; 상기 셀영역과 주변부의 상부전면에 상호 식각비가 다른 두 절연막을 교번하여 증착함으로써, 다층구조 절연층을 형성하는 단계와; 상기 셀영역에 증착된 다층구조 절연층의 일부를 식각하여 커패시터 플러그를 노출시키는 단계와; 상기 다층구조 절연층의 식각비를 이용하여 상기 식각영역의 측면부에 요철이 발생하도록 선택적으로 하는 단계와; 상기 다층구조 절연층의 식각영역에 다결정실리콘을 증착하여 커패시터 하부전극 패턴을 형성한 후, 상기 셀영역 상에 증착된 다층구조 절연층을 선택적으로 제거하여 커패시터 하부전극을 노출시키는 단계를 포함하여 된 것을 특징으로 하는 반도체 메모리 제조방법.
제 1항에 있어서, 상기 다층구조 절연층은 그 다층구조의 최상층 및 최하층에 산화막이 위치하도록 산화막과 질화막을 교번하여 증착하는 것을 특징으로 하는 반도체 메모리 제조방법.