KR100244305B1 - 반도체 메모리장치의 제조방법 - Google Patents

반도체 메모리장치의 제조방법 Download PDF

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Abstract

본 발명은 정전용량을 증대시키고 신뢰도를 향상시킨 반도체 메모리장치의 제조방법에 관한 것으로, 반도체기판상에 제 1 절연막을 형성하고 일정 깊이 식각하여 서로 분리되는 복수개의 트랜치를 형성하는 단계;상기 제 1 절연막상에 에치스토퍼층을 형성하고 트랜치의 중앙부를 기판이 노출되도록 식각하여 콘택홀을 형성하는 단계;상기 콘택홀내에 측벽 스페이서를 형성하고 전면에 제 1 하부전극과 제 2 절연막을 차례로 형성하고 선택적으로 패터닝하는 단계;상기 제 2 절연막 및 제 1 하부 전극이 제거된 부분의 일부에 제 2 절연막보다 형성높이가 높은 제 3 절연막 패턴을 형성하는 단계;전면에 제 2 하부전극을 형성하고 선택적으로 제거하여 상기 제 2 절연막 및 제 3 절연막 패턴의 상측면을 노출시켜 제 1,2 하부 전극으로 이루어진 스토리지 노드를 형성하는 단계를 포함하여 이루어진다.

Description

반도체 메모리장치의 제조방법{Method for fabricating of semiconductor memory device}
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로 특히, 정전용량을 증대시키고 신뢰도를 향상시킨 반도체 메모리장치의 제조방법에 관한 것이다.
반도체소자의 발전에 따라 하나의 반도체칩상에 많은 소자들을 집적시키는 작업이 활발히 진행되어 오고 있다.
특히 DRAM(Dynamic Random Access Memory)의 메모리 셀에 있어서는 소자크기를 최소로 하기 위해서 여러가지 다양한 셀 구조가 제안되고 있다.
일반적으로 DRAM 메모리 셀은 하나의 커패시터로 구성된 메모리 셀에 있어서, 신호전하는 트랜지스터(스위칭 트랜지스터)에 연결되는 커패시터의 스토리지 노드(Storage Node)에 저장된다.
따라서 반도체 메모리 소자의 고집적화로 인해 메모리 셀의 크기가 작아지면 이에 따라 커패시터의 크기도 작아지게 되므로 스토리지 노드에 저장할 수 있는 전하의 수도 감소하게 된다.
그러므로 원하는 신호를 오동작 하는 일 없이 전달하기 위해서는 신호전달에 필요한 커패시터 용량확보를 위해 메모리 셀의 커패시터 스토리지 노드가 어떤 정해진 값 이상의 표면적을 가져야 한다.
따라서 메모리 셀 크기의 축소화를 위해서는 커패시터의 스토리지 노드가 반도체 기판상의 제한된 영역내에서 상대적으로 큰 표면적을 가져야 한다.
그러므로 커패시터의 형태가 평판(Parallel Plate) 구조에서 핀(FIN) 또는 필라(pillar) 구조 등을 이용하게 되었다.
이와 같은 종래 반도체 메모리장치의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 종래 반도체 메모리장치의 제조공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 제 1 USG막(Undoped Silicate Glass films)(2), 산화막(3), 제 2 USG막(4) 및 질화막(5)을 차례로 형성한다. 이어서, 상기 질화막(5)상에 감광막(PR)을 도포한후 노광 및 현상공정으로 노드 콘택홀 형성영역을 정의하여 감광막(PR)을 패터닝한다.
도 1b에 나타낸 바와 같이, 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 질화막(5), 제 2 USG막(4), 산화막(3) 및 제 1 USG막(2)을 차례로 식각하여 노드 콘택홀(6)을 형성한다. 이어서, 상기 감광막(PR)을 제거한다. 그다음, 상기 노드 콘택홀(6) 내의 상기 질화막(5), 제 2 USG막(4), 산화막(3) 및 제 1 USG막(2)의 측면에 측벽 스페이서(7)를 형성한다.
도 1c에 나타낸 바와 같이, 상기 측벽 스페이서(7) 및 반도체기판(1)을 포함한 질화막(5) 전면에 제 1 폴리실리콘층(8)과 제 3 USG막(9)를 차례로 형성한다. 그다음, 상기 제 3 USG막(9) 전면에 감광막(PR)을 도포한후 노광 및 현상공정으로 커패시터 형성영역을 정의하여 상기 감광막(PR)을 패터닝한다음 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 3 USG막(9) 및 제 1 폴리실리콘층(8)을 선택적으로 제거하여 커패시터 형성영역에만 남긴다. 이때, 상기 커패시터 형성영역은 노드 콘택홀(7)과 노드 콘택홀(7)에 인접한 질화막(5)형성영역으로 정의한다.
도 1d에 나타낸 바와 같이, 상기 감광막(PR)을 제거한다. 이어서, 상기 제 3 USG막(9) 및 제 1 폴리실리콘층(8)의 측면에 제 2 폴리실리콘층(10)을 사용하여 측벽 스페이서 형상의 필라(pillar)를 형성하여 제 1 및 제 2 폴리실리콘층(8)(10)으로 이루어진 스토리지 노드(11)를 완성한다. 그다음, 상기 스토리지 노드(11)의 표면에 유전막(12)을 형성한후 상기 유전막(12)전면에 플레이트 노드(13)를 형성한다.
종래 반도체 메모리장치의 제조방법에 있어서는 스토리지 노드의 필라가 스토리지 노드의 바깥쪽으로 라운드진 형상으로 형성되도록 식각되는데, 이는 식각지지층이 스토리지 노드 형성영역의 중심부에 위치하여 스토리지 노드 분리 영역에서 충분한 식각이 이루어지지 않을 경우 근접한 필라간의 브리지(bridge)가 발생하여 단락(short)을 발생시킬수 있어 메모리소자로서의 신뢰도를 저하시키는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체 메모리장치 제조방법의 문제점을 해결하기 위하여 안출한 것으로, 측벽 스페이서 형상으로 형성되는 필라를 스토리지 노드 안쪽으로 라운드진 형상으로 형성하여 신뢰도를 높인 반도체 메모리장치의 제조방법을 제공하는데 그 목적이 있다. 그리고, 스토리지 노드를 굴곡있게 형성하여 정전용량을 증대한 반도체 메모리장치의 제조방법을 제공하는데 다른 목적이 있다
도 1a 내지 도 1d는 종래 반도체 메모리장치의 제조공정 단면도
도 2a 내지 도 2i는 본 발명 반도체 메모리장치의 제조공정 단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22, 23, 24 : 제 1 절연막
25 : 트랜치 26 : 에치스토퍼층
27 : 콘택홀 28 : 측벽 스페이서
29 : 제 1 하부전극 30 : 제 2 절연막
31 : 제 3 절연막 패턴 32 : 제 2 하부전극
33 : 스토리지 노드 34 : 유전막
35 : 플레이트 노드
본 발명에 따른 반도체 메모리장치의 제조방법은 반도체기판상에 제 1 절연막을 형성하고 일정 깊이 식각하여 서로 분리되는 복수개의 트랜치를 형성하는 단계;상기 제 1 절연막상에 에치스토퍼층을 형성하고 트랜치의 중앙부를 기판이 노출되도록 식각하여 콘택홀을 형성하는 단계;상기 콘택홀내에 측벽 스페이서를 형성하고 전면에 제 1 하부전극과 제 2 절연막을 차례로 형성하고 선택적으로 패터닝하는 단계;상기 제 2 절연막 및 제 1 하부 전극이 제거된 부분의 일부에 제 2 절연막보다 형성높이가 높은 제 3 절연막 패턴을 형성하는 단계;전면에 제 2 하부전극을 형성하고 선택적으로 제거하여 상기 제 2 절연막 및 제 3 절연막 패턴의 상측면을 노출시켜 제 1,2 하부 전극으로 이루어진 스토리지 노드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이와 같은 본 발명 반도체 메모리장치의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명 반도체 메모리장치의 제조공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(21)상에 제 1 절연막층(22)(23)(24)을 차례로 형성한다.
이때, 상기 절연막(22)(24)는 USG막(Undoped Silicate Glass films)로 형성하고, 상기 절연막(23)은 HLD(High temperature Low pressure Diletrics)으로 형성한다.
도 2b에 나타낸 바와 같이, 상기 절연막(24)상에 감광막(PR)을 도포한후 노광 및 현상공정으로 커패시터 형성영역을 정의하여 감광막(PR)을 패터닝한후, 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 절연막(24)을 소정깊이 식각하여 일정간격을 갖는 복수개의 트랜치(25)를 형성한다.
도 2c에 나타낸 바와 같이, 상기 감광막(PR)을 제거한다. 이어서, 상기 트랜치(25)를 포함한 절연막(24)의 전면에 에치스토퍼층(26)을 형성한다.
그 다음, 상기 트랜치(25) 중앙부분의 에치스토퍼층(26),제 1 절연막(24)(23)(22)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 상기 반도체기판(21)이 노출되는 콘택홀(27)을 형성한다.
이어서, 상기 콘택홀(27)의 측면에 측벽 스페이서(28)를 형성한다.
이때, 상기 제 2 절연막(26)은 에치스토퍼층(26)은 질화막을 사용하여 형성한다.
그리고, 도면상에는 도시하지 않았지만 상기 콘택홀(27)을 통해 노출된 반도체기판(21)에는 소오스/드레인으로 사용할 불순물 영역이 형성되어 있다.
도 2d에 나타낸 바와 같이, 상기 콘택홀(27)에 형성된 측벽 스페이서(28)의 측면 및 반도체기판(21)의 상면을 포함한 에치스토퍼(26)상에 커패시터 제 1 하부전극(29)을 형성한다.
이때, 상기 커패시터 제 1 하부전극(29)은 폴리실리콘을 사용하여 형성한다.
도 2e에 나타낸 바와 같이, 상기 커패시터 제 1 하부전극(29)의 전면에 제 2 절연막(30)을 형성후 선택적으로 패터닝하여 상기 콘택홀(27) 및 트랜치(25) 형성영역상에만 남도록한다.
이때, 상기 커패시터 제 1 전극(29)도 동일영역에만 남도록 선택적으로 제거한다.
이어서, 상기 트랜치(25) 형성영역에 인접한 에치스토퍼(26)상에 선택적으로 제 3 절연막 패턴(31)을 형성한다.
이때, 상기 제 3 절연막 패턴(31)의 상측면은 상기 제 2 절연막(30)의 상측면보다 높도록 형성한다.
도 2f에 나타낸 바와 같이, 상기 제 3 절연막 패턴(31) 및 제 2 절연막(30)의 상면을 포함한 전면에 커패시터 제 2 하부전극(32)을 형성한다.
도 2g에 나타낸 바와 같이, 상기 커패시터 제 2 하부전극(32)을 에치-백(etch-back)하여 제 3 절연막 패턴(31) 및 제 2 절연막(30)의 상면을 노출시켜 필라형상의 커패시터 제 2하부전극(32) 및 커패시터 제 1 하부전극(29)으로 이루어진 스토리지 노드(33)를 완성한다.
이때, 상기 커패시터 제 2 하부전극(32)은 상기 제 3 절연막 패턴(31)의 일측 에지부에서 트랜치(25) 형성영역쪽으로 라운드진 형상으로 형성된다.
도 2h에 나타낸 바와 같이, 상기 제 2 절연막(30) 및 제 3 절연막 패턴(31)을 제거한다.
이어서, 상기 스토리지 노드(33) 표면에 유전막(34)을 형성한다. 이때, 상기 제 2 절연막(30) 및 제 3 절연막 패턴(31)은 습식각법으로 제거한다.
도 2i에 나타낸 바와 같이, 상기 유전막(34) 전면에 플레이트 노드(34)를 형성한다.
본 발명에 따른 반도체 메모리장치의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 에치스토퍼층상에서 스토리지 노드를 분리한후 필라형상의 스토리지 노드를 형성하므로 브리지로 인한 소자의 단락을 예방하여 반도체 메모리장치의 신뢰도를 향상시키는 효과가 있다.
둘째, 스토리지 노드의 하부에 단차를 갖도록 트랜치를 형성하여 정전용량을 향상시키는 효과가 있다.

Claims (1)

  1. 반도체기판상에 제 1 절연막을 형성하고 일정 깊이 식각하여 서로 분리되는 복수개의 트랜치를 형성하는 단계;
    상기 제 1 절연막 전면에 에치스토퍼층을 형성하고 트랜치의 중앙부를 기판이 노출되도록 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀내에 측벽 스페이서를 형성하고 전면에 제 1 하부전극과 제 2 절연막을 차례로 형성하고 선택적으로 패터닝하는 단계;
    상기 제 2 절연막 및 제 1 하부 전극이 제거된 부분의 일부에 제 2 절연막보다 형성높이가 높은 제 3 절연막 패턴을 형성하는 단계;
    전면에 제 2 하부전극을 형성하고 선택적으로 제거하여 상기 제 2 절연막 및 제 3 절연막 패턴의 상측면을 노출시켜 제 1,2 하부 전극으로 이루어진 스토리지 노드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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