KR20040060317A - 반도체소자의 저장전극 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로,

반도체소자의 고집적화에 따라 높아진 캐패시터의 에스펙트비 ( aspect ratio ) 로 인하여 유발되는 저장전극간의 붙음 ( leaning ) 현상을 방지하기 위하여,

랜딩 플러그가 구비되는 하부절연층 상에 식각장벽층을 형성하고 그 상부에 층간절연막을 형성한 다음, 상기 랜딩 플러그에 접속되는 저장전극 콘택플러그를 형성하고 상기 층간절연막을 제거하여 상기 저장전극 콘택플러그를 돌출시킨 다음, 상기 저장전극 콘택플러그가 저부에 돌출된 저장전극 영역이 정의된 저장전극용 산화막을 패터닝하고 상기 저장전극 콘택플러그에 접속되는 저장전극용 도전층을 상기 저장전극 영역에 형성한 다음, 상기 저장전극용 산화막을 제거하고 상기 저장전극용 도전층 표면에 반구형 실리콘을 형성하는 공정으로 저장전극을 형성함으로써 높은 에스펙스비로 인한 리닝 현상을 감소시키고 그에 따른 캐패시터의 정전용량을 확보할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 저장전극 형성방법{A method for forming a storage node of a semiconductor device}

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 특히 삼차원적 구조를 갖는 캐패시터를 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보하는데 있어서, 높은 에스펙트비 ( aspect ratio ) 에 따른 저장전극간의 붙음 ( leaning ) 현상을 방지하여 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.

도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 반도체기판(11)에 소자분리막(13)을 형성하여 활성영역을 정의한다. 이때, 상기 소자분리막(13)은 트렌치 방법을 이용하여 형성한다.

그 다음, 상기 반도체기판(11) 상부에 게이트전극(15)을 형성한다. 이때, 상기 게이트전극(15)은 게이트산화막(도시안됨), 게이트전극용 도전층(도시안됨) 및 하드마스크층(도시안됨)의 적층구조 측벽에 절연막 스페이서(도시안됨)가 구비된 형태로 형성된다.

전체표면상부에 하부절연층(17)을 형성하고 랜딩 플러그 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(17)을 식각하여 상기 게이트전극(15) 사이의 활성영역을 노출시키는 랜딩 플러그 콘택홀(도시안됨)을 형성한다.

상기 랜딩 플러그 콘택홀을 매립하는 비트라인용 랜딩 플러그(19)와 저장전극용 랜딩 플러그(21)를 형성한다.

전체표면상부에 제1층간절연막(23)을 형성하고 이를 통하여 상기 비트라인용 랜딩 플러그(19)에 접속되는 비트라인(25)을 형성한다. 이때, 상기 비트라인(25)은 장벽금속층(도시안됨), 비트라인용 도전층(도시안됨) 및 하드마스크층(도시안됨)의 적층구조로 형성한다.

상기 비트라인(25) 상부를 평탄화시키는 제2층간절연막(27)을 형성한다.

도 1b를 참조하면, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 제2층간절연막(27) 및 제1층간절연막(23)을 식각하여 상기 저장전극용 랜딩 플러그(21)를 노출시키는 저장전극 콘택홀(29)을 형성한다.

상기 저장전극 콘택홀(29)을 매립하는 저장전극 콘택플러그(31)를 형성한다. 이때, 상기 저장전극 콘택플러그(31)는 상기 저장전극 콘택홀(29)을 매립하는 저장전극 콘택플러그용 도전층을 전체표면상부에 증착하고 이를 평탄화식각하여 형성한다.

전체표면상부에 식각장벽층(33)을 형성한다.

도 1c를 참조하면, 전체표면상부에 저장전극용 산화막(35)을 형성한다.

저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 저장전극용 산화막(35) 및 식각장벽층(33)을 식각하여 상기 저장전극 콘택플러그(31)를 노출시키는 저장전극 영역(37)을 형성한다. 상기 저장전극 영역(37)은 저장전극이 형성될 영역을 말한다.

상기 저장전극 영역(37)의 표면에 저장전극용 도전층(39)을 폴리실리콘으로 형성한다. 상기 저장전극용 도전층(39)은 상기 저장전극 콘택플러그(31)에 접속되도록 전체표면상부에 형성하고 전체표면상부를 평탄화시키는 감광막을 도포한 다음, 상기 저장전극용 산화막(35)이 노출되도록 평탄화식각하여 형성한다.

도 1d를 참조하면, 상기 저장전극용 산화막(35)을 제거하고, 상기 저장전극용 도전층(39)인 폴리실리콘의 표면에 반구형 실리콘(41)을 형성하여 표면적을 증가된 저장전극을 형성한다.

상기 저장전극의 표면에 유전체막(43)을 형성하고 그 상부에 플레이트전극(도시안됨)을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.

그러나, 높은 에스펙트비로 인하여 상기 저장전극이 쓰러져 이웃하는 저장전극과 붙는 리닝 ( leaning ) 현상이 유발된다.

도 2 는 저장전극이 쓰러져 리닝 현상이 유발된 것을 도시한 셈사진이다.

상기한 바와 같이 종래기술에 따른 반도체소자의 저장전극 형성방법은, 저장전극의 높은 에스펙트비로 인하여 희생산화막의 제거 공정시 이웃하는 저장전극과 붙는 리닝 ( leaning ) 현상이 유발되어 소자의 수율, 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 희생산화막의 제거 공정시 저장전극간의 붙음 ( leaning ) 현상이 유발되는 것을 방지하여 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 저장전극 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.

도 2 는 종래기술에 따른 반도체소자의 셈사진.

도 3a 내지 도 3g 은 본 발명의 실시예에 반도체소자의 저장전극 형성방법을 도시한 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

11,51반도체기판 13,53 : 소자분리막

15,55 : 게이트전극 17,57 : 하부절연층

19,59 : 비트라인용 랜딩 플러그 21,61 : 저장전극용 랜딩 플러그

23,63 : 제1층간절연막 25,65 : 비트라인

27,67 : 제2층간절연막 29,73 : 저장전극 콘택홀

31,75 : 저장전극 콘택플러그 33,69 : 식각장벽층

35,77 : 저장전극용 산화막 37,79 : 저장전극 영역

39,81 : 저장전극용 도전층 41,83 : 반구형 실리콘

43,85 : 유전체막 71 : 제3층간절연막

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 저장전극 형성방법은,

랜딩 플러그가 구비되는 하부절연층 상에 식각장벽층을 형성하고 그 상부에 층간절연막을 형성하는 공정과,

상기 랜딩 플러그에 접속되는 저장전극 콘택플러그를 형성하는 공정과,

상기 층간절연막을 제거하여 상기 저장전극 콘택플러그를 돌출시키는 공정과,

상기 저장전극 콘택플러그가 저부에 돌출된 저장전극 영역이 정의된 저장전극용 산화막을 패터닝하는 공정과,

상기 저장전극 콘택플러그에 접속되는 저장전극용 도전층을 상기 저장전극 영역에 형성하는 공정과,

상기 저장전극용 산화막을 제거하고 상기 저장전극용 도전층 표면에 반구형 실리콘을 형성하는 공정을 포함하는 것과,

상기 식각장벽층은 질화막으로 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 3a 내지 도 3g 은 본 발명의 실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.

도 3a를 참조하면, 반도체기판(51)에 소자분리막(53)을 형성하여 활성영역을 정의한다. 이때, 상기 소자분리막(53)은 트렌치 방법을 이용하여 형성한다.

그 다음, 상기 반도체기판(51) 상부에 게이트전극(55)을 형성한다. 이때, 상기 게이트전극(55)은 게이트산화막(도시안됨), 게이트전극용 도전층(도시안됨) 및 하드마스크층(도시안됨)의 적층구조 측벽에 절연막 스페이서(도시안됨)가 구비된 형태로 형성된다.

전체표면상부에 하부절연층(57)을 형성하고 랜딩 플러그 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(57)을 식각하여 상기 게이트전극(55) 사이의 활성영역을 노출시키는 랜딩 플러그 콘택홀(도시안됨)을 형성한다.

상기 랜딩 플러그 콘택홀을 매립하는 비트라인용 랜딩 플러그(59)와 저장전극용 랜딩 플러그(61)를 형성한다.

전체표면상부에 제1층간절연막(63)을 형성하고 이를 통하여 상기 비트라인용 랜딩 플러그(59)에 접속되는 비트라인(65)을 형성한다. 이때, 상기 비트라인(65)은 장벽금속층(도시안됨), 비트라인용 도전층(도시안됨) 및 하드마스크층(도시안됨)의 적층구조로 형성한다.

상기 비트라인(65) 상부를 평탄화시키는 제2층간절연막(67)을 형성한다.

도 3b 및 도 3c 를 참조하면, 상기 제2층간절연막 상부에 식각장벽층(69) 및 제3층간절연막(71)을 적층한다.

저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 제3층간절연막(71), 식각장벽층(69), 제2층간절연막(67) 및 제1층간절연막(63)을 식각하여 상기 저장전극용 랜딩 플러그(61)를 노출시키는 저장전극 콘택홀(73)을 형성한다.

도 3d를 참조하면, 상기 저장전극 콘택홀(73)을 매립하는 저장전극 콘택플러그(75)를 형성한다. 이때, 상기 저장전극 콘택플러그(75)는 상기 저장전극 콘택홀(73)을 매립하는 저장전극 콘택플러그용 도전층을 전체표면상부에 증착하고 이를 평탄화식각하여 형성한다.

상기 제3층간절연막(71)을 제거하되, 상기 식각장벽층(69) 및 저장전극 콘택플러그(75)와의 식각선택비 차이를 이용하여 제거한다.

도 3e 및 도 3f 를 참조하면, 전체표면상부에 저장전극용 산화막(77)을 형성한다.

저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 저장전극용 산화막(77)을 식각하여 상기 저장전극 콘택플러그(75)가 돌출된 저장전극 영역(79)을 형성한다. 상기 저장전극 영역(79)은 저장전극이 형성될 영역을 말한다.

상기 저장전극 영역(79)의 표면에 저장전극용 도전층(81)을 폴리실리콘으로 형성한다. 상기 저장전극용 도전층(81)은 상기 저장전극 콘택플러그(75)에 접속되도록 전체표면상부에 형성하고 전체표면상부를 평탄화시키는 감광막을 도포한 다음, 상기 저장전극용 산화막(35)이 노출되도록 평탄화식각하여 형성한다.

도 3g 를 참조하면, 상기 저장전극용 산화막(77)을 제거하고, 상기 저장전극용 도전층(81)인 폴리실리콘의 표면에 반구형 실리콘(83)을 형성하여 표면적을 증가된 저장전극을 형성한다.

상기 저장전극의 표면에 유전체막(85)을 형성하고 그 상부에 플레이트전극(도시안됨)을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 저장전극 형성방법은, 식각장벽층 상부에 층간절연막을 형성하고 콘택플러그를 형성한 다음, 상기 층간절연막을 제거하고 저장전극 영역을 패터닝하여 저장전극 영역 내에 돌출된 콘택플러그를 구비한 다음, 이에 접속되는 저장전극을 형성함으로써 높은 단차에 의한 리닝 ( leaning ) 현상을 감소시킬 수 있어 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (2)

1. 랜딩 플러그가 구비되는 하부절연층 상에 식각장벽층을 형성하고 그 상부에 층간절연막을 형성하는 공정과,

   상기 랜딩 플러그에 접속되는 저장전극 콘택플러그를 형성하는 공정과,

   상기 층간절연막을 제거하여 상기 저장전극 콘택플러그를 돌출시키는 공정과,

   상기 저장전극 콘택플러그가 저부에 돌출된 저장전극 영역이 정의된 저장전극용 산화막을 패터닝하는 공정과,

   상기 저장전극 콘택플러그에 접속되는 저장전극용 도전층을 상기 저장전극 영역에 형성하는 공정과,

   상기 저장전극용 산화막을 제거하고 상기 저장전극용 도전층 표면에 반구형 실리콘을 형성하는 공정을 포함하는 반도체소자의 저장전극 형성방법.
2. 제 1 항에 있어서,

   상기 식각장벽층은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.