KR20030043254A - 반도체 장치의 캐퍼시터 및 그 형성 방법 - Google Patents

Abstract

반도체 장치 캐퍼시터 및 그 형성 방법이 개시된다. 이 캐퍼시터는 COB형 캐퍼시터에 있어서, 콘택 플러그와 일체를 이루며 콘택 플러그 보다 넓은 폭을 가지는 스택형 중심부, 중심부가 콘택 플러그가 연결되는 위치에서 콘택 플러그에 의해 중심이 관통되며 그 폭이 중심부보다 크도록 수평으로 형성되는 원판부, 원판부 주변을 따라 중심부와 이격된 채 중심부를 둘러싸도록 남겨진 스페이서 형태로 수직으로 형성되는 주변부를 가지는 스토리지 노드를 구비하여 이루어진다. 이때, 캐퍼시터의 유전체막과 상부 전극은 스토리지 노드의 원판부의 하면을 감싸도록 형성되어 하면이 캐퍼시터의 용량에 기여하도록 하는 것이 바람직하다.

Description

반도체 장치의 캐퍼시터 및 그 형성 방법{Capacitor of semiconductor device and method of forming the same}

본 발명은 반도체 장치의 캐퍼시터 및 그 형성 방법에 관한 것으로, 보다 상세하게는 한정된 셀 평면에서 스토리지 노드의 전체 면적을 증가시킬 수 있는 반도체 장치의 캐퍼시터 및 그 형성 방법에 관한 것이다.

DRAM이나 FRAM 등의 메모리형 반도체 장치에서 소자 고집적화에 따라 셀 면적이 축소되나 메모리 셀의 캐퍼시터 용량은 메모리의 특성, 가령 디램의 리프레쉬 주기, FRAM의 데이타 보유의 신뢰성 등을 유지하거나 향상시키기 위해 일정 수준 이상, 가령 디램 0.18um 이하 디자인 룰에서 25fF(fanto Farad)을 유지할 것이 요구된다.

좁아지는 면적에 일정 이상의 캐퍼시터 용량을 유지하기 위해 캐퍼시터 전극의 면적을 늘리거나, 유전체막의 두께를 줄이거나, 보다 고유전율의 유전체막을 사용하게 된다. 그러나, 유전체막의 두께 감소는 누설이나 절연 파괴와 관련하여 신뢰성이 문제될 수 있으므로 한계가 있다. 또한, 고유전체막 사용은 유전체막 형성이 대개 고온 산화성 분위기에서 이루어지는 등의 관계로 전극의 소재 변화가 필요하고, 주변 도전막이 산화되는 것을 방지하며, 고유전막을 원하는 형태로 형성하기 위한 공정 기술이 더 필요하다. 따라서, 기존의 반도체 공정 기술로 비교적 신뢰성 있게 추구할 수 있는 것은 주로 캐퍼시터 전극의 면적을 늘리는 방법이다.

그러나, 캐퍼시터 전극의 면적을 늘리기 위해 전극의 형태를 복잡한 형태로 형성할 경우, 많은 추가 공정이 들어가고, 공정 복잡화에 따른 불량 가능성도 높아지는 문제가 있다.

좁은 면적에 캐퍼시터 전극 면적을 늘리기 위해 전극을 수직으로 신장시켜 형성하는 방법이 개발되는데, 트랜치를 깊이 파고 스토리지 노드를 형성하는 방법과 비트라인 위로 스택형, 실린더형 등의 스토리지 노드를 높게 형성하는 방법으로 크게 나눌 수 있다. 그런데, 비트라인 위로 스토리지 노드를 형성할 경우, 스토리지 노드와 메모리 셀의 스위칭 트랜지스터의 소오스를 연결하는 콘택 플러그의 가로세로비(aspect ratio)가 커지는 문제가 있다.

본 발명은 반도체 장치에서 한정된 좁은 공간에 메모리 특성을 향상시키거나 유지할 수 있도록 큰 용량을 가지는 캐퍼시터 및 그 형성 방법을 제공하는 것을 목적으로 한다.

본 발명은 또한, COB(Capacitor Over Bit-line) 구조의 스토리지 노드 콘택을 형성함에 있어서 그 가로세로비를 낮출 수 있는 방법도 함께 제공하는 것을 목적으로 한다.

도1 내지 도8은 본 발명의 방법에 따라 반도체 장치의 캐퍼시터를 형성하는 방법의 각 단계를 나타내는 공정 단면도들이다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치 캐퍼시터는 COB형 캐퍼시터에 있어서, 콘택 플러그와 일체를 이루며 콘택 플러그 보다 넓은 폭을 가지는 스택형 중심부, 중심부가 콘택 플러그가 연결되는 위치에서 콘택 플러그에 의해 중심이 관통되며 그 폭이 중심부보다 크도록 수평으로 형성되는 원판부, 원판부 주변을 따라 중심부와 이격된 채 중심부를 둘러싸도록 남겨진 스페이서 형태로 수직으로 형성되는 주변부를 가지는 스토리지 노드를 구비하여 이루어진다.

본 발명에서, 유전체막과 상부전극은 주변부, 중심부 및 원판부로 이루어진 스토리지 노드를 감싸도록 형성된다. 이때, 유전체막과 상부 전극은 원판부의 하면도 감싸도록 형성되는 것이 바람직하다.

상기 목적을 달성하기 위한 본 발명의 캐퍼시터 형성 방법은, 비트라인 및 하부 도전역이 형성된 반도체 기판에 층간 절연막을 덮는 단계, 층간 절연막 위에 식각 방지막과 제1 도전막을 형성하는 단계, 제1 도전막에 대한 패터닝을 통해 스토리지 노드 콘택 영역이 제거된 제1 도전막 패턴을 형성하는 단계, 제1 도전막 패턴 위로 제1 보조막을 적층하는 단계, 제1 보조막 위로 스토리지 노드 콘택 영역을 포함하여 전극 중심부 영역을 드러내는 제1 포토레지스트 패턴을 형성하는 단계, 제1 포토레지스트 패턴과 제1 도전막 패턴을 식각 마스크로 제1 보조막 이하의 절연막들을 식각하여 하부 도전역을 노출시키는 스토리지 노드 콘택 홀을 형성하는단계, 제2 도전막을 적층하고 제1 보조막 상면을 드러내는 식각을 실시하여 스토리지 노드 콘택 홀을 채우는 스토리지 노드 콘택 플러그와 스토리지 노드 중심부를 형성하는 단계, 중심부와 제1 보조막 상면 위에 제2 보조막을 적층하는 단계, 중심부를 포함하며 주변 경계가 중심부의 주변 경계보다 외측으로 확장된 제2 포토레지스트 패턴을 형성하는 단계, 제2 포토레지스트 패턴을 식각 마스크로 제2 및 제1 보조막을 식각하여 제1 도전막 패턴을 드러내는 단계, 제2 포토레지스트 패턴을 제거하고 기판 전면에 제3 도전막을 콘포말하게 적층하는 단계, 전면 이방성 식각을 통해 제3 도전막과 제1 도전막을 식각하여 스페이서 형태의 스토리지 노드 주변부 및 원판부를 형성하는 단계, 잔류된 제1 및 제2 보조막을 전면 식각을 통해 제거하는 단계를 구비하여 이루어진다.

본 발명에서, 식각 저지막 위에 제1 도전막을 적층하기 전에 제 1 및 제2 보조막과 동일한 재질의 보조막을 적층하고, 제1 및 제2 보조막과 함께 습식 식각으로 제거하면 원판부의 하면이 노출되므로 이 부분을 캐퍼시터의 스토리지 노드 면적이 증가된다.

본 발명에서 하부 도전역은 기판에 직접 이온주입을 통해 형성되는 셀 트랜지스터의 소오스 영역일 수 있고, 비트라인 콘택 플러그와 함께 형성되는 별도의 도전 플러그가 될 수 있다.

본 발명에서 제1, 제2 및 제3 도전막은 통상 도핑된 폴리실리콘으로 형성하게 되고, 식각 저지막은 실리콘 질화막으로 형성하게 된다. 층간 절연막이나, 제1 및 제2 보조막은 실리콘 산화막으로 형성하는 것이 바람직하며, 특히 제1 및 제2보조막은 습식 식각에 쉽게 제거될 수 있는 재질이 바람직하다.

이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.

도1은 본 발명에서 기판에 하부 도전역 및 비트라인을 포함하는 하부 구조가 형성된 상태를 나타낸다. 도1을 참조하여 그 형성 방법을 살펴보면, 먼저, 소자 분리가 이루어진 기판(10)에 게이트 절연막(11), 게이트막, 캡핑막을 적층하고 패터닝하여 워드 라인과 일체로 게이트 전극(13)을 형성한다. 게이트 절연막(11)은 기판(10)을 열산화하여 형성하며, 게이트막은 폴리실리콘과 금속 실리사이드의 이중막을 흔히 사용한다. 캡핑막은 실리콘 질화막으로 대개 형성된다. 게이트 전극(13) 측벽에 실리콘 질화막으로 이루어진 스페이서가 형성된다. 스페이서 형성 전후에 저농도 및 고농도 이온주입을 통해 게이트 전극 양쪽으로 기판에 LDD(Lightly Doped Drain)형 소오스/드레인 영역(미도시)이 형성된다. 기판 전면에 실리콘 산화막(17)을 콘포말하게 적층하고 이어서 제1 층간 절연막(19)을 적층한다. 제1 층간 절연막(19)은 BPSG 등의 실리콘 산화막으로 형성할 수 있다. 제1 층간 절연막(19) 상면을 CMP로 평탄화한 뒤 노광 공정을 돕기 위해 제1 HTO(High Temperature Oxide)막(21)을 기판에 얇게 형성한다.

포토리소그래피와 식각으로 이루어지는 통상의 패터닝 공정을 통해 기판을 노출시키는 비트라인 콘택 홀과 스토리지 노드 콘택 패드 홀을 형성한다. 폴리실리콘으로 이들 콘택 홀을 채워 비트라인 콘택 플러그와 스토리지 노드 콘택 패드(25)를 형성한다. 이어서, 비트라인용 도전층을 적층하고 패터닝하여 비트라인(27)을 형성한다. 비트라인(27)은 비트라인 콘택 플러그와 접속하도록 이루어지며, 금속층혹은 폴리실리콘층으로 주된 배선층을 형성할 수 있다. 주된 배선층 외에 비트라인(27)에는 베리어 메탈층, 금속층, 캡핑층이 측벽 스페이서 등이 함께 형성될 수 있다. 비트라인(27) 위로 얇은 제2 HTO막(29)과 제2 층간 절연막(31)을 형성하고, 식각 저지막으로서 실리콘 질화막(33), 제3 HTO막(35), 제1 도전막으로서 폴리실리콘막(37)을 차례로 얇게 형성한다.

도2를 참조하면, 도1의 상태에 이어서, 폴리실리콘막 위에 포토레지스트막을 형성하고 포토마스크 노광과 현상을 통해 스토리지 노드 콘택 영역(41)에 해당하는 영역을 드러내는 포토레지스트 패턴(39)을 형성한다. 포토레지스트 패턴(39)을 식각 마스크로 폴리실리콘막(37)을 식각하여 제1 도전막 패턴(371)을 형성한다.

도3을 참조하면, 포토레지스트 패턴(39)을 애싱 등의 과정으로 제거하고 세정을 실시한 뒤, 제1 도전막 패턴(371) 위로 기판에 제1 보조막(43)으로서 BPSG 실리콘 산화막과 노광 공정을 위한 얇은 제4 HTO막(45)을 형성한다. 그리고, 제4 HTO막(45) 위에 스토리지 노드의 중심부에 해당하는 영역(49)을 드러내는 다른 포토레지스트 패턴(47)을 형성한다. 이때, 중심부에 해당하는 영역(49)은 가운데 부분에 도2의 스토리지 노드 콘택 영역(41)을 포함하도록 한다.

도4를 참조하면, 다른 포토레지스트 패턴(47)을 식각 마스크로 그 하부의 제4 HTO막(45), 제1 보조막(43)을 이방성 식각한다. 그리고, 제1 도전막 패턴(371)이 드러나면 다른 포토레지스트 패턴(47)과 더불어 제1 도전막 패턴(371)을 식각 마스크로 삼아 하부의 제3 HTO막(35), 식각 저지막(33), 제2 층간 절연막(31), 제2 HTO막(29)을 차례로 이방성 식각하여 스토리지 노드 콘택 패드(25)를 노출시키는스토리지 노드 콘택 홀(51)을 형성한다.

도4 및 도5를 참조하면, 다른 포토레지스트 패턴(47)을 제거하고, 기판 전면에 제2 도전막을 적층하여 스토리지 노드 콘택 홀(51)을 채운다. 그리고, 제4 HTO막(45) 상면에 적층된 제2 도전막은 기판 전면 식각이나, CMP를 통해 제거한다. 따라서, 스토리지 노드 콘택 홀(51)을 채우는 스토리지 노드 콘택 플러그(55)와 스토리지 노드의 중심부(53)가 일체로 형성된다. 제2 도전막은 폴리실리콘이나 금속층으로 형성할 수 있다. 이어서, 제2 보조막(57)으로서 제5 HTO막을 기판 전면에 얇게 형성한다. 그리고, 중심부(53)에 해당하는 영역을 포함하며, 중심부(53)보다 넓은 폭을 가지는 또다른 포토레지스트 패턴(59)을 형성한다.

도6을 참조하여 설명하면, 또다른 포토레지스트 패턴(59)을 식각 마스크로 제 5 HTO막으로 이루어진 제2 보조막(57), 제4 HTO막(45), 제1 보조막(43)을 차례로 식각한다. 이때, 제1 도전막 패턴(371)은 폴리실리콘막으로 이루어져 식각 저지막의 역할을 할 수 있다. 결과, 제2 도전막으로 이루어진 중심부(53)를 제1 보조막 패턴(431)과 제2 보조막 패턴(571)이 둘러싸고 있는 볼록한 패턴이 형성된다.

도6 및 도7을 참조하여 설명하면, 또다른 포토레지스트 패턴(59)을 제거하고, 기판 전면에 콘포말하게 제3 도전막으로서 폴리실리콘막을 적층한다. 그리고, 전면 이방성 식각을 실시한다. 제3 도전막을 식각함에 따라 볼록한 패턴의 측벽을 둘러싸는 스페이서 형태의 스토리지 노드 주변부(61)가 형성되며, 계속 제1 도전막 패턴(371)을 식각함에 따라서 스토리지 노드의 원판부(373)가 형성된다. 원판부(373)는 스토리지 노드 콘택 플러그(55)와 중심부(53)가 접하는 부분에서 콘택 플러그(55) 상단의 주변을 둘러싸도록 수평으로 형성된다.

도8을 참조하면, 도7의 상태에서 제1 보조막 패턴(431), 제2 보조막 패턴(571), 제4 HTO막 잔여부 및 원판부(373) 아래의 제3 HTO막(35)을 습식 식각으로 제거한다. 따라서, 실리콘 질화막으로 이루어진 식각 저지막(33) 위쪽으로 중심부(53), 원판부(373), 주변부(61)로 이루어진 스토리지 노드(70)가 형태를 드러낸다. 제1 보조막 패턴(431), 제2 보조막 패턴(571)과 제3 HTO막(35) 모두가 실리콘 산화막이므로 습식 식각에는 불산을 포함하는 식각 용액이 주로 사용된다.

도시되지 않은 후속 공정에 의하면, 도8의 상태에서 유전막을 CVD로 형성하고, 다시 그 위에 폴리실리콘 등의 도전막으로 플레이트 전극을 형성하여 상하부 전극과 그 사이의 유전막을 갖춘 반도체 장치의 캐퍼시터가 형성된다.

본 발명에 따르면, 반도체 장치에서 한정된 좁은 공간에 메모리 특성을 향상시키거나 유지할 수 있도록 큰 표면적을 가지는 스토리지 노드의 형성, 즉, 대용량 캐퍼시터의 형성을 효율적으로 이룰 수 있다. 또한, 실시예와 같이 스토리지 노드 콘택 패드를 미리 비트라인 콘택 플러그와 함께 형성하면, COB(Capacitor Over Bit-line) 구조의 스토리지 노드 콘택을 형성함에 있어서 그 가로세로비를 낮출 수 있다.

Claims (10)

1. 반도체 장치의 COB형 캐퍼시터에 있어서,

   스토리지 노드 콘택 플러그와 일체를 이루며 상기 콘택 플러그 보다 넓은 폭을 가지는 스택형 중심부,

   상기 중심부가 상기 콘택 플러그와 연결되는 위치에서 상기 콘택 플러그에 의해 중심이 관통되며 폭이 상기 중심부보다 크도록 수평으로 형성되는 원판부,

   상기 원판부 주변을 따라 상기 중심부와 이격된 채 상기 중심부를 둘러싸도록 남겨진 스페이서 형태로 수직으로 형성되는 주변부를 가지는 스토리지 노드를 구비하는 것을 특징으로 하는 반도체 장치의 캐퍼시터.
2. 제 1 항에 있어서,

   캐퍼시터 유전체막과 캐퍼시터 상부 전극은 상기 원판부의 하면에도 적층되어 이루어지는 것을 특징으로 하는 반도체 장치의 캐퍼시터.
3. 비트라인 및 하부 도전역이 형성된 반도체 기판에 층간 절연막을 덮는 단계,

   상기 층간 절연막 위에 식각 방지막과 제1 도전막을 형성하는 단계,

   상기 제1 도전막에 대한 패터닝을 통해 스토리지 노드 콘택 영역이 제거된 제1 도전막 패턴을 형성하는 단계,

   상기 제1 도전막 패턴 위로 제1 보조막을 적층하는 단계,

   상기 제1 보조막 위로 상기 콘택 영역을 포함하여 스토리지 노드의 중심부 영역을 드러내는 제1 포토레지스트 패턴을 형성하는 단계,

   상기 제1 포토레지스트 패턴과 상기 제1 도전막 패턴을 식각 마스크로 상기 제1 보조막 이하의 절연막들을 식각하여 상기 하부 도전역을 노출시키는 스토리지 노드 콘택 홀을 형성하는 단계,

   제2 도전막을 적층하고 상기 제1 보조막 상면을 드러내는 식각을 실시하여 상기 콘택 홀을 채우는 스토리지 노드 콘택 플러그와 상기 스토리지 노드의 중심부를 형성하는 단계,

   상기 중심부와 상기 제1 보조막 상면 위에 제2 보조막을 적층하는 단계,

   상기 중심부를 포함하며 주변 경계가 상기 중심부의 주변 경계보다 외측으로 확장된 제2 포토레지스트 패턴을 형성하는 단계,

   상기 제2 포토레지스트 패턴을 식각 마스크로 상기 제2 보조막 및 상기 제1 보조막을 식각하여 상기 제1 도전막 패턴을 드러내는 단계,

   상기 제2 포토레지스트 패턴을 제거하고 기판 전면에 제3 도전막을 콘포말하게 적층하는 단계,

   전면 이방성 식각을 통해 상기 제3 도전막과 상기 제1 도전막 패턴을 식각하여 스페이서 형태의 스토리지 노드 주변부 및 원판부를 형성하는 단계,

   잔류된 상기 제1 보조막 및 상기 제2 보조막을 전면 식각을 통해 제거하는 단계를 구비하여 이루어지는 반도체 장치의 캐퍼시터 형성 방법.
4. 제 3 항에 있어서,

   상기 식각 저지막 위에 상기 제1 도전막을 적층하기 전에 다른 보조막을 적층하고,

   상기 다른 보조막과 상기 제1 보조막 및 상기 제2 보조막을 특정 식각 물질에 대해 선택비를 가지지 않는 재질로 형성하여,

   잔류된 상기 제1 보조막과 상기 제2 보조막을 제거하는 단계에서 상기 다른 보조막을 함께 제거하는 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.
5. 제 3 항에 있어서,

   상기 제1 보조막 및 상기 제2 보조막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.
6. 제 3 항에 있어서,

   상기 식각 저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.
7. 제 3 항에 있어서,

   상기 제1 도전막, 상기 제2 도전막, 상기 제3 도전막은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.
8. 제 3 항에 있어서,

   잔류된 상기 제1 보조막 및 상기 제2 보조막을 제거하는 단계는 습식 식각을 이용하는 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.
9. 제 3 항에 있어서,

   상기 하부 도전역은 실리콘 기판에 이온주입을 통해 형성되는 셀 트랜지스터의 소오스 영역인 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.
10. 제 3 항에 있어서,

    상기 하부 도전역은 비트라인 콘택 플러그와 함께, 셀 트랜지스터의 소오스 영역과 전기 접속되도록 형성하는 도전 플러그 혹은 도전 패드인 것을 특징으로 하는 반도체 장치의 캐퍼시터 형성 방법.