KR20000015031A - 반도체 메모리 장치의 패드 형성 방법 - Google Patents
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Abstract
본 발명은 게이트 전극과 콘택 패드간의 단락을 방지할 수 있는 반도체 메모리 장치의 패드 형성 방법에 관한 것으로, 반도체 기판 상에 형성된 제 1 도전막과 제 1 절연막을 콘택홀 형성용 마스크를 사용하여 차례로 식각함으로써 콘택홀이 형성된다. 식각된 제 1 도전막과 제 1 절연막의 양측벽에 절연막 스페이서를 형성한 후, 반도체 기판의 전면에 패드 형성용 제 2 도전막이 형성된다. 다음에, 제 2 도전막이 전기적으로 절연되도록 평탄하게 식각함으로써 패드가 형성된다. 게이트 전극 형성용 마스크를 사용하여 제 1 절연막과 제 1 도전막을 차례로 식각함으로써 셀 영역의 패드간을 전기적으로 절연시키고, 코어 및 주변 영역에 게이트 전극이 형성된다. 이와 같은 반도체 메모리 장치의 패드 형성 방법에 의해서, 식각 선택비를 이용한 식각 공정을 수행하지 않고, 게이트 전극보다 콘택 패드를 먼저 형성함으로써 게이트 전극과 콘택 패드간의 단락을 방지할 수 있고, 최대한의 패드 면적을 확보할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 랜딩 패드(landing pad) 형성 방법에 관한 것이다.
256M 이상의 디램 셀(DRAM cell) 형성시 COB(capacitor over bit line) 구조를 사용하면서 액티브(active)와 비트 라인 그리고 액티브와 스토리지 노드를 연결시키기 위해 이들을 중간에서 연결시켜 주는 패드층을 일반적으로 사용하고 있다. 또한, 디자인 룰(design rule)이 감소되어 감에 따라 층간의 단락(short)을 피하고 공정 마진(margin)을 확보하기 위해 통상적으로 자기 정렬 콘택(self-aligned contact:SAC) 공정을 사용하고 있다. 상기 SAC 공정은 식각 선택비가 다른 막질을 이용하여 원하는 부위만 식각이 선택적으로 이루어지게 함으로써 좁은 공간에서도 층간의 단락 없이 넓은 면적의 패드를 만들 수 있게 한다.
도 1은 일반적인 반도체 메모리 장치의 레이아웃 구조를 보여주는 도면이고, 도 2a 내지 도 2d는 종래의 반도체 메모리 장치의 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, A-A' 방향으로 절취한 단면도이다.
도 1을 참조하면, 'T'자형의 액티브 영역(1)과 교차하도록 복수 개의 워드 라인(WL1-WL4)이 병렬로 배열되어 있다. 상기 워드 라인과 직교하도록 복수 개의 비트 라인이 병렬로 배열되어 있다(도면에 미도시). 상기 각 워드 라인 사이의 각각의 액티브 영역(1)에는 스토리지 노드 형성용 콘택 패드들(contact pads)(22a)과 비트 라인 형성용 콘택 패드들(22b)이 교대로 배열되어 있다.
도 2a를 참조하면, 종래의 반도체 메모리 장치의 패드 형성 방법은, 먼저 반도체 기판에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(12)이 형성된다. 상기 소자 격리 영역(12) 상에 셀 트랜지스터가 형성된다. 상기 셀 트랜지스터는 폴리실리콘막(14a)과 텅스텐 실리사이드막(14b)이 적층되어 형성된 게이트 전극(14)과 상기 게이트 전극(14) 양측의 반도체 기판(10) 내에 형성된 소오스/드레인 영역(도면에 미도시)을 포함한다.
도 2b에 있어서, 상기 게이트 전극(14)의 상부 표면 및 양측벽에는 상기 게이트 전극(14)의 절연을 목적으로 게이트 마스크(14c) 및 절연막 스페이서(15)가 형성된다. 상기 게이트 전극(14)을 포함하여 상기 반도체 기판(10) 상에 제 1 층간 절연막(16)이 형성된다. 다음에, 상기 제 1 층간 절연막(16) 상에 자기 정렬 콘택 패드 형성용 포토레지스트막 패턴(18)이 형성된다.
도 2c를 참조하면, 상기 포토레지스트막 패턴(18)을 사용하여 상기 반도체 기판(10)의 표면이 노출될 때까지 상기 제 1 층간 절연막(16)을 식각함으로써 자기 정렬 콘택 패드용 콘택홀이 형성된다. 이때, 상기 게이트 마스크(14c)와 절연막 스페이서(15)가 식각 정지층이 되어 게이트 전극의 도전막(14b)이 외부로 노출되는 것을 방지한다. 그러나, 상기 제 1 층간 절연막(16)과 게이트 마스크(14c) 및 절연막 스페이서(15)간의 식각 선택비가 원하는 만큼 크지 않으면 상기 자기 정렬 콘택 패드용 콘택홀의 형성시 상기 제 1 층간 절연막(16)이 식각되는 동안 절연막 스페이서(15)가 같이 식각되어 게이트 전극의 도전막(14b) 일부가 외부로 노출되게 된다(참조 부호 20).
이런 경우, 후속 공정에서 형성되는 자기 정렬 콘택 패드와 게이트 전극간에 단락이 발생하게 된다. 이를 방지하기 위해 일반적으로 사용하는 게이트 상부 전극 막질인 텅스텐 실리사이드막의 높이를 낮추게 되면 원하는 저항을 확보할 수 없다. 따라서, 자기 정렬 콘택용 콘택홀의 식각시 마스크 역할을 하는 게이트 마스크와 절연막 스페이서의 식각 손상을 줄일 수가 없게 되므로 식각 선택비가 보장되는 막질이 없는 한 이러한 문제점은 항상 존재하게 된다.
도 2d에 있어서, 상기 콘택홀을 폴리실리콘막으로 채운 후, 상기 제 1 층간 절연막(16)과 나란하도록 CMP(chemical mechanical polishing) 공정으로 상기 폴리실리콘막을 평탄하게 식각함으로써 반도체 기판(10)과 전기적으로 연결되는 스토리지 노드 콘택 패드 및 비트 라인 콘택 패드 즉, BC 패드(22a)와 DC 패드(22b)가 형성된다.
상기 반도체 기판(10)의 전면에 제 2 층간 절연막이 형성된다(도면에 미도시). DC 콘택홀 형성용 마스크를 사용하여 상기 DC 패드(2b)의 표면이 노출될 때까지 상기 제 2 층간 절연막을 식각함으로써 DC 콘택홀이 형성된다. 다음에, 상기 DC 콘택홀을 채우도록 상기 제 2 층간 절연막 상에 폴리실리콘막을 형성한 후, 비트 라인 형성용 마스크를 사용하여 상기 폴리실리콘막을 패터닝함으로써 상기 DC 패드와 전기적으로 연결되는 비트 라인이 형성된다(도면에 미도시).
상기 비트 라인을 포함하여 상기 제 2 층간 절연막 상에 제 3 층간 절연막(24)이 형성된다. 이후, BC 콘택홀 형성용 마스크를 사용하여 상기 BC 패드(22a)의 표면이 노출될 때까지 상기 제 3 절연막(24) 및 제 2 층간 절연막을 식각함으로써 BC 콘택홀이 형성된다. 상기 BC 콘택홀을 채우도록 상기 제 3 층간 절연막(24) 상에 스토리지 노드용 폴리실리콘막을 형성한 후, 스토리지 노드 형성용 마스크를 사용하여 상기 폴리실리콘막을 패터닝함으로써 상기 BC 패드(22a)와 전기적으로 연결되는 스토리지 노드(26)가 형성된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 식각 선택비를 이용하지 않으면서 게이트 전극과 패드와의 단락을 방지할 수 있는 반도체 메모리 장치의 패드 형성 방법을 제공함에 그 목적이 있다.
도 1은 일반적인 반도체 메모리 장치의 레이아웃 구조를 보여주는 도면;
도 2a 내지 도 2d는 종래의 반도체 메모리 장치의 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 A-A' 방향으로 절취한 단면도;
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 메모리 장치의 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 A-A' 방향으로 절취한 단면도;
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 메모리 장치의 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 B-B' 방향으로 절취한 단면도; 그리고
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 메모리 장치의 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 셀과 코어 영역의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 액티브 영역 10, 100 : 반도체 기판
12, 102 : 소자 격리막 14, 107 : 게이트 전극
22a, 110a : BC 패드 22b, 110b : DC 패드
18, 108, 112 : 포토레지스트막 패턴
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 패드 형성 방법은, 셀 영역, 코어 영역, 주변 영역을 갖는 반도체 기판 상에 제 1 도전막과 제 1 절연막을 차례로 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 제 1 절연막과 제 1 도전막을 차례로 식각하여 콘택홀을 형성하는 단계와; 상기 식각된 제 1 도전막과 제 1 절연막의 양측벽에 절연막 스페이서를 형성하는 단계와; 상기 반도체 기판의 전면에 패드 형성용 제 2 도전막을 형성하는 단계와; 상기 제 2 도전막이 전기적으로 절연되도록 평탄하게 식각하여 패드를 형성하는 단계 및; 게이트 전극 형성용 마스크를 사용하여 상기 제 1 절연막과 제 1 도전막을 차례로 식각하여 셀 영역의 패드간을 전기적으로 절연시키고, 코어 및 주변 영역에 게이트 전극을 형성하는 단계를 포함한다.
(작용)
도 3c 및 도 4c를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 패드 형성 방법은, 반도체 기판 상에 형성된 제 1 도전막과 제 1 절연막을 콘택홀 형성용 마스크를 사용하여 차례로 식각함으로써 콘택홀이 형성된다. 식각된 제 1 도전막과 제 1 절연막의 양측벽에 절연막 스페이서를 형성한 후, 반도체 기판의 전면에 패드 형성용 제 2 도전막이 형성된다. 다음에, 제 2 도전막이 전기적으로 절연되도록 평탄하게 식각함으로써 패드가 형성된다. 게이트 전극 형성용 마스크를 사용하여 제 1 절연막과 제 1 도전막을 차례로 식각함으로써 셀 영역의 패드간을 전기적으로 절연시키고, 코어 및 주변 영역에 게이트 전극이 형성된다. 이와 같은 반도체 메모리 장치의 패드 형성 방법에 의해서, 식각 선택비를 이용한 식각 공정을 수행하지 않고, 게이트 전극보다 콘택 패드를 먼저 형성함으로써 게이트 전극과 콘택 패드간의 단락을 방지할 수 있고, 최대한의 패드 면적을 확보할 수 있다.
(실시예)
이하, 도 3a 내지 도 3e, 도 4a 내지 도 4e, 그리고 도 5a 내지 도 5e를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 메모리 장치의 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 A-A' 방향으로 절취한 단면도이고, 도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 메모리 장치의 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 B-B' 방향으로 절취한 단면도이다. 그리고, 도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 메모리 장치의 패드 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 셀과 코어 영역의 단면도이다.
도 3a 및 도 4a 그리고 도 5a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 패드 형성 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역(102)이 형성된다. 다음에, 상기 반도체 기판(100) 상에 게이트 전극 형성용 폴리실리콘막(104)과 텅스텐 실리사이드막(105) 그리고 게이트 마스크(106)가 차례로 형성된다. 상기 게이트 마스크(106)는 일반적으로 사용되던 두께보다 약 1000Å 내지 3000Å의 두께가 추가되어 형성된다. 이는 후속 패드 형성을 위한 평탄화 공정시 공정 마진을 확보하기 위해서이다. 상기 게이트 마스크(106) 상에 패드 형성 영역을 정의하기 위한 포토레지스트막 패턴(108)이 형성된다.
도 3b 및 도 4b 그리고 도 5b에 있어서, 상기 포토레지스트막 패턴(108)을 마스크로 사용하여 상기 게이트 마스크(106), 텅스텐 실리사이드막(105), 폴리실리콘막(104)을 차례로 식각함으로써 패드 형성용 콘택홀이 형성된다. 즉, 게이트 전극의 형성 전에 패드 형성 공정이 먼저 수행되는 것이다. 이후, 상기 식각된 절연막 및 도전막들의 양측벽 상에 절연막 스페이서(109)가 형성된다.
다음에, 상기 반도체 기판(100)의 전면에 패드 형성용 폴리실리콘막이 형성된다. 상기 폴리실리콘막을 콘택홀 내에만 남도록 도 3c 및 도 4c에 도시된 바와 같이, 에치 백 공정으로 평탄하게 식각함으로써 스토리지 노드 콘택 패드 및 비트 라인 콘택 패드 즉, BC 패드(110a) 및 DC 패드(110b)가 형성된다.
도 3d 및 도 4d 그리고 도 5d를 참조하면, 후속 층간 절연막의 형성시 단차를 줄이기 위해 상기 게이트 마스크(106)가 에치 백 공정으로 식각되어 상기 게이트 마스크(106)의 두께가 낮아진다. 또는 상기 BC 패드(110a) 및 DC 패드(110b) 형성을 위한 식각 공정시 동시에 상기 게이트 마스크(106)도 CMP 공정으로 평탄하게 식각함으로써 상기 콘택 패드들(110a 및 110b)과 게이트 마스크(106)가 나란하게 형성될 수 있다. 이때, 상기 콘택 패드를 정확하게 디싱(dishing) 없이 CMP 공정이나 에치 백 공정을 수행할 수 있다면 게이트 마스크의 두께를 높게 형성할 필요는 없다.
도 3e 및 도 4e 그리고, 도 5e에 있어서, 게이트 형성용 포토레지스트막 패턴(112)을 마스크로 사용하여 코어 및 페리 영역의 상기 게이트 마스크(106), 텅스텐 실리사이드막(105), 폴리실리콘막(104)을 차례로 식각함으로써 게이트 전극(107)이 형성된다. 셀 영역은 BC 패드(110a)와 BC 패드(110a), DC 패드(110b)와 DC 패드(110b)간을 전기적으로 절연시키는 식각 공정이 수행된다. 이때, 셀 영역은 상기 형성된 패드 영역과 게이트가 될 영역을 남기고, 도 1의 a 및 b 영역을 오픈시켜 전기적으로 절연시키는 형태의 포토 및 식각 공정이 수행된다.
이후, 비트 라인과 스토리지 노드의 형성 공정은 일반적으로 잘 알려진 통상적인 방법으로 수행된다.
본 발명은 식각 선택비를 이용한 식각 공정을 수행하지 않고, 게이트 전극보다 콘택 패드를 먼저 형성함으로써 게이트 전극과 콘택 패드간의 단락을 방지할 수 있고, 최대한의 패드 면적을 확보할 수 있는 효과가 있다.
Claims (3)
- 셀 영역, 코어 영역, 주변 영역을 갖는 반도체 기판 상에 제 1 도전막과 제 1 절연막을 차례로 형성하는 단계와;콘택홀 형성용 마스크를 사용하여 상기 제 1 절연막과 제 1 도전막을 차례로 식각하여 콘택홀을 형성하는 단계와;상기 식각된 제 1 도전막과 제 1 절연막의 양측벽에 절연막 스페이서를 형성하는 단계와;상기 반도체 기판의 전면에 패드 형성용 제 2 도전막을 형성하는 단계와;상기 제 2 도전막이 전기적으로 절연되도록 평탄하게 식각하여 패드를 형성하는 단계 및;게이트 전극 형성용 마스크를 사용하여 상기 제 1 절연막과 제 1 도전막을 차례로 식각하여 셀 영역의 패드간을 전기적으로 절연시키고, 코어 및 주변 영역에 게이트 전극을 형성하는 단계를 포함하는 반도체 메모리 장치의 패드 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 실리콘 질화막이고, 통상적인 두께보다 약 1000Å 내지 3000Å의 두께를 더 높게 형성하는 반도체 메모리 장치의 패드 형성 방법.
- 제 1 항에 있어서,상기 제 1 도전막은 폴리실리콘막과 텅스텐 실리사이드막이 적층된 구조를 갖고, 제 2 도전막은 폴리실리콘막인 반도체 메모리 장치의 패드 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980034718A KR20000015031A (ko) | 1998-08-26 | 1998-08-26 | 반도체 메모리 장치의 패드 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980034718A KR20000015031A (ko) | 1998-08-26 | 1998-08-26 | 반도체 메모리 장치의 패드 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000015031A true KR20000015031A (ko) | 2000-03-15 |
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ID=19548397
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|---|---|---|---|
| KR1019980034718A KR20000015031A (ko) | 1998-08-26 | 1998-08-26 | 반도체 메모리 장치의 패드 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000015031A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110159677A1 (en) * | 2009-12-30 | 2011-06-30 | Hynix Semiconductor Inc. | Method of fabricating landing plug contact in semiconductor memory device |
| USD869791S1 (en) | 2017-01-04 | 2019-12-10 | Samsung Electronics Co., Ltd. | Washing machine |
-
1998
- 1998-08-26 KR KR1019980034718A patent/KR20000015031A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110159677A1 (en) * | 2009-12-30 | 2011-06-30 | Hynix Semiconductor Inc. | Method of fabricating landing plug contact in semiconductor memory device |
| USD869791S1 (en) | 2017-01-04 | 2019-12-10 | Samsung Electronics Co., Ltd. | Washing machine |
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