KR100275333B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로서, 반도체기판 상부에 소자분리 산화막, 게이트 전극 및 소오스/드레인 영역 등을 형성하고, 전면에 식각방지막을 형성하여 소자분리 산화막 영역까지 연장되어 형성되는 비트라인 콘택홀 형성시, 상기 소자분리 산화막이 식각되는 것을 방지하여 소자분리 특성이 저하되는 것을 방지하고, 정렬 오차에 의해서 상기 게이트 전극이 노출되어 배선사이에 절연파괴가 발생하는 것을 방지하고, 상기 비트라인 콘택홀을 도전물질로 메운 다음, CMP방법 또는 에치백(etch back)방법으로 평탄화하여 단차가 낮은 비트라인 콘택 플러그를 형성함으로써 평탄화 공정을 용이하게 하고, 사진식각공정을 생략할 수 있기 때문에 공정을 단순하게 하는 기술이다.

Description

반도체 메모리 장치 및 그 제조방법
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로써, 특히 메모리 셀의 비트라인의 구조 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 반도체 제조 기술의 발달과 더불어 고집적화에 선도적인 역할을 하고, 반도체 장치의 디자인 룰(design rule)이 미세화됨에 따라 메모리 셀의 크기도 대응하여 줄어드는 추세이다. 반면에 반도체 장치의 고집적화에 대응하여 공정은 더욱 복잡해지고, 반도체 메모리 장치의 구조도 복잡해지는 경향을 가진다. 특히, 반도체 메모리 장치의 선도적인 역할을 하는 DRAM에 있어서, 최근에는 캐패시터의 용량을 증가시키기 위하여 스택형 캐패시터를 채택하는 경우에 씨.오.비.(capacitor on bit-line : COB) 구조를 사용한다.
상기 COB 구조는 셀 영역에서 비트라인을 먼저 형성하고, 캐패시터를 형성하기 때문에 주어진 셀 영역에서 캐패시터의 전하저장전극을 크게 형성하여 캐패시터의 축적 용량을 증가시키는 장점을 가진다. 반면에 비트라인을 형성하고 캐패시터를 형성하기 때문에 비트라인이 캐패시터의 전하저장전극을 반도체 기판의 활성 영역과 연결하기 위한 전하저장전극 콘택홀의 위치를 가리지 않도록 셀의 구조를 변경하여야 한다. 특히, 고집적화에 따라 셀 영역에 형성되어 있는 워드라인과 비트라인 사이의 좁은 영역에 전하저장전극 콘택홀을 형성하여야 한다는 것과 상기 워드라인과 상기 비트라인을 형성한 뒤에 반도체기판의 불순물 영역까지 도달하는 상기 전하저장전극 콘택홀의 아스펙트비(aspect ratio)가 커서 공정이 어렵다는 문제점이 발생한다.
COB구조에서 비트라인이 전하저장전극 콘택홀을 가리지 않도록 하기 위해 활성영역을 대각선으로 배치하여 전하저장전극 콘택홀이 형성될 위치를 바꾸는 방법과 비트라인의 위치를 바꾸는 방법을 생각할 수 있다.
그런데, 활성영역을 대각선으로 배치하는 것은 셀영역을 증가시켜서 고집적화에 저해요인이 되거나, 셀 내에서 트랜지스터의 채널영역이 대각선으로 형성되어 트랜지스터의 전기적 특성이 달라지게 된다. 특히, 활성영역과 워드라인 사이에 필연적으로 발생하는 정렬 오차에 의해서 셀 트랜지스터의 특성이 서로 일치되지 않는 문제가 발생한다. 이를 해결하기 위하여 셀의 면적을 증가시키는 것은 생산성에 악영향을 미친다. 따라서, 비트라인의 위치를 바꾸는 방법이 바람직하다.
그러면, 비트라인의 위치를 바꾸는 방법을 사용한 COB 구조를 가지는 종래의 반도체 메모리 장치의 제조방법에 대하여 설명한다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 메모리 장치의 단면도이다.
먼저, 반도체기판(10) 상에 소자분리 산화막(12)과 게이트 전극(14)과 소오스/드레인 영역(16)을 형성한 다음, 상기 구조의 전표면에 제1층간절연막(18)을 형성하여 평탄화한다.
다음, 비트라인으로 예정되는 부분의 제1층간절연막(18)을 제거하여 비트라인 콘택 패드(20)를 형성하되, 상기 소오스/드레인 영역(16)에 접촉되고, 상기 소자분리 산화막(12)의 위치까지 연장되어 있다.
그 다음, 상기 구조 상부에 제2층간절연막(22)을 형성하고, 비트라인으로 예정되는 부분의 제2층간절연막(22)을 제거하여 상기 비트라인 콘택 패드(20)와 접촉되는 비트라인(32)을 형성한다.
다음, 상기 구조 상부에 제3층간절연막(24)을 형성하고, 전하저장전극으로 예정되는 부분의 제3,제2,제1층간절연막(24, 22, 18)을 제거하여 전하저장전극 콘택홀(도시않됨)을 형성한다.
그 다음, 상기 전하저장전극 콘택홀을 매립하되 상기 소오스/드레인 영역(16)과 접촉되는 전하저장전극(26)을 형성하고, 그 상부에 유전체막(28) 및 플레이트 전극(30)을 형성한다.
상기와 같은 종래기술에 따른 반도체 메모리 장치의 제조방법은, 비트라인 콘택 패드를 형성하기 위한 사진공정과 상기 비트라인 콘택 패드와 접촉되는 비트라인을 형성하기 위한 사진공정이 추가되어 공정이 복잡해지고, 상기 비트라인 콘택 패드의 높이 만큼 소자의 높이가 증가하여 후속에서 평탄화가 어려워지고, 그에 따른 원가 상승 및 수율 감소라는 단점이 있다.
본 발명은 상기한 문제점을 해결하기 위하여, 게이트 전극 상부에 식각방지막을 형성하고, 비트라인으로 예정되는 부분의 반도체기판을 노출시켜 비트라인 콘택홀을 형성한 다음, 도전체 물질로 상기 비트라인 콘택홀을 매립하고, 평탄화공정후 단차가 낮은 비트라인 콘택 플러그를 형성함으로써 후속 평탄화공정을 용이하게 하고, 공정을 단순하게 하는 반도체 메모리 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체 메모리 장치의 단면도.
도 2a 및 도 2b 는 본 발명에 따른 반도체 메모리 장치의 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
10, 11 : 반도체기판 12, 13 : 소자분리 산화막
14, 15 : 게이트 전극 16, 17 : 소오스/드레인 영역
18, 21 : 제1층간절연막 19 : 식각방지막
20 : 비트라인 콘택 패드 22, 23 : 제2층간절연막
24, 25 : 제3층간절연막 26, 27 : 전하저장전극
28, 29 : 유전체막 30, 35 : 플레이트전극
31 : 비트라인 콘택 플러그 32, 33 : 비트라인
37 : 전하저장전극 콘택 플러그
상기 목적을 달성하기 위해 본 발명에 따른 반도체 메모리 장치는,
반도체기판상에 소자분리영역과 소자형성영역을 한정하는 소자분리 산화막과,
상기 소자형성영역의 게이트 전극과 상기 게이트 전극 양측에 형성되어 있는 소오스/드레인 영역과,
상기 소오스/드레인 영역을 제외한 부분에 형성되어 있는 식각방지막과,
상기 식각방지막 상부에 형성되어 있는 제1층간절연막과,
상기 제1층간절연막을 관통하고, 상기 소오스/드레인 영역에 접촉되고 상기 소자분리 산화막 상부까지 연장되어 있는 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그와,
상기 구조 상부에 형성되어 있는 제2층간절연막과,
상기 제2층간절연막을 관통하고, 상기 비트라인 콘택 플러그와 접촉하는 비트라인과,
상기 구조 상부에 형성되어 있는 제3층간절연막과,
상기 제3층간절연막과 제2층간절연막을 관통하고, 상기 전하저장전극 콘택 플러그와 접촉하는 전하저장전극과,
상기 전하저장전극 상부에 형성되어 있는 유전체막 및 플레이트 전극을 구비하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위해 본 발명에 따른 반도체 메모리 장치의 제조방법은,
반도체기판 상부에 소자분리 산화막, 게이트 전극 및 소오스/드레인 영역을 형성하는 공정과,
상기 구조 상부에 식각방지막과 제1층간절연막을 순차적으로 형성하는 공정과,
상기 반도체기판에 비트라인 콘택으로 예정되어 있는 부분 상의 상기 제1층간절연막 및 상기 식각방지막을 부분적으로 제거하여 제1비트라인 콘택홀을 형성하는 공정과,
상기 제1비트라인 콘택홀을 도전물질로 매립하고, 상기 제1층간절연막이 노출될 때까지 도전물질을 평탄화하여 비트라인 콘택 플러그를 형성하는 공정과,
상기 구조 상부에 상기 비트라인 콘택 플러그를 노출시키는 제2층간절연막을 형성하는 공정과,
상기 비트라인 콘택 플러그와 접촉되는 비트라인을 형성하는 공정과,
상기 구조 상부에 제3층간절연막을 형성하는 공정과,
상기 반도체기판 상에서 전하저장전극 콘택으로 예정된 부분상의 제1, 제2 및 제3층간절연막을 제거하여 전하저장전극 콘택홀을 형성하는 공정과,
상기 반도체기판의 전하저장전극 콘택으로 예정된 부분에 도전물질로 형성된 전하저장전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 메모리 장치 및 그 제조방법에 관하여 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 및 도 2b 는 본 발명에 따른 반도체 메모리 장치의 단면도이다.
먼저, 반도체기판(11)에 소자분리 산화막(13)과 게이트 전극(15) 및 소오스/드레인 영역(17)을 형성하고, 전면에 실리콘 질화막 또는 실리콘 산화질화막으로 식각방지막(19)을 형성한 다음, 상기 식각방지막(19) 상부에 제1층간절연막(21)을 형성한다. 이때, 상기 식각방지막(19)은 후속 제1비트라인 콘택홀(도시안됨)을 형성하기 위한 식각공정시 상기 소자분리 산화막(13)이 과도하게 식각되는 것을 방지하고, 정렬 오차에 의해서 상기 게이트 전극(15)이 노출되어 배선사이에 절연파괴가 발생하는 것을 방지한다.
다음, 상기 반도체기판(11)에서 비트라인 콘택 및 전하저장전극 콘택으로 예정되어 있는 부분 상의 제1층간절연막(21) 및 상기 식각방지막(19)을 부분적으로 제거하여 제1비트라인 콘택홀(도시안됨)을 형성한다. 이때, 제1전하저장전극 콘택홀(도시않됨)을 도시에 형성할 수 있다. 이때, 상기 제1비트라인 콘택홀 및 제1전하저장전극 콘택홀은 상기 반도체기판의 소오스/드레인 영역(17)과 접촉하고, 특히 상기 제1비트라인 콘택홀은 소자분리 산화막(13)의 위치까지 연장되도록 형성한다.
그 다음, 상기 구조 전면에 불순물을 포함하는 다결정실리콘과 같은 도전성물질을 형성하여 상기 제1비트라인 콘택홀 및 제1전하저장전극 콘택홀을 메운후, 평탄화공정 또는 에치백의 평탄화방법으로 상기 제1층간절연막(21)이 노출될때까지 연마하여 비트라인 콘택 플러그(31) 및 전하저장전극 콘택 플러그(37)를 형성한다. 이때, 상기 평탄화공정은 CMP, 에치백방법으로 실시할 수 있다.
다음, 상기 구조 상부에 제2층간절연막(23)을 형성한 다음, 상기 비트라인 콘택 플러그(31) 상의 제2층간절연막(23)을 제거하여 제2비트라인 콘택홀(도시않됨)을 형성한 후, 상기 제2비트라인 콘택홀과 접촉되는 비트라인(33)을 형성한다.
그 다음, 상기 구조 전면에 제3층간절연막(25)을 형성하고, 상기 반도체기판(11)에서 전하전하저장전극 콘택으로 예정된 부분 상의 제3, 제2층간절연막(25, 23)을 제거하여 제2전하저장전극 콘택홀(도시않됨)을 형성한 후, 상기 제1전하저장전극 콘택 플러그(37)와 접촉하는 전하저장전극(27)을 형성한다.
다음, 상기 전하저장전극(27) 상부에 유전체막(29) 및 플레이트 전극(35)을 형성하여 반도체 메모리 장치를 형성한다.
상기한 바와 같이 본 발명에 따른 반도체 메모리 장치및 그 제조방법은, 반도체기판 상부에 소자분리 산화막, 게이트 전극 및 소오스/드레인 영역 등을 형성하고, 전면에 식각방지막을 형성하여 소자분리 산화막 영역까지 연장되어 형성되는 비트라인 콘택홀 형성시 상기 소자분리 산화막이 식각되는 것을 방지하여 소자분리 특성이 저하되는 것을 방지하고, 정렬 오차에 의해서 상기 게이트 전극이 노출되어 배선사이에 절연파괴가 발생하는 것을 방지하고, 상기 비트라인 콘택홀을 도전물질로 메운다음, CMP방법 또는 에치백방법으로 평탄화하여 단차가 낮은 비트라인 콘택 플러그를 형성함으로써 평탄화 공정을 용이하게 하고, 사진식각공정을 생략할 수 있기 때문에 공정을 단순하게 하는 이점이 있다.

Claims (5)

  1. 반도체기판상에 소자분리영역과 소자형성영역을 한정하는 소자분리 산화막과,
    상기 소자형성영역의 게이트 전극과 상기 게이트 전극 양측에 형성되어 있는 소오스/드레인 영역과,
    상기 소오스/드레인 영역을 제외한 부분에 형성되어 있는 식각방지막과,
    상기 식각방지막 상부에 형성되어 있는 제1층간절연막과,
    상기 제1층간절연막을 관통하고, 상기 소오스/드레인 영역에 접촉되고 상기 소자분리 산화막 상부까지 연장되어 있는 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그와,
    상기 구조 상부에 형성되어 있는 제2층간절연막과,
    상기 제2층간절연막을 관통하고, 상기 비트라인 콘택 플러그와 접촉하는 비트라인과,
    상기 구조 상부에 형성되어 있는 제3층간절연막과,
    상기 제3층간절연막과 제2층간절연막을 관통하고, 상기 전하저장전극 콘택 플러그와 접촉하는 전하저장전극과,
    상기 전하저장전극 상부에 형성되어 있는 유전체막 및 플레이트 전극을 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 식각방지막은 실리콘 질화막 또는 실리콘 산화 질화막인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그는 불순물이 도핑된 다결정실리콘인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  4. 반도체기판 상부에 소자분리 산화막, 게이트 전극 및 소오스/드레인 영역을 형성하는 공정과,
    상기 구조 상부에 식각방지막과 제1층간절연막을 순차적으로 형성하는 공정과,
    상기 반도체기판에 비트라인 콘택으로 예정되어 있는 부분 상의 상기 제1층간절연막 및 상기 식각방지막을 부분적으로 제거하여 제1비트라인 콘택홀을 형성하는 공정과,
    상기 제1비트라인 콘택홀을 도전물질로 매립하고, 상기 제1층간절연막이 노출될 때까지 도전물질을 평탄화하여 비트라인 콘택 플러그를 형성하는 공정과,
    상기 구조 상부에 상기 비트라인 콘택 플러그를 노출시키는 제2층간절연막을 형성하는 공정과,
    상기 비트라인 콘택 플러그와 접촉되는 비트라인을 형성하는 공정과,
    상기 구조 상부에 제3층간절연막을 형성하는 공정과,
    상기 반도체기판 상에서 전하저장전극 콘택으로 예정된 부분상의 제1, 제2 및 제3층간절연막을 제거하여 전하저장전극 콘택홀을 형성하는 공정과,
    상기 반도체기판의 전하저장전극 콘택으로 예정된 부분에 도전물질로 형성된 전하저장전극을 형성하는 공정을 포함하는 반도체 메모리 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 평탄화공정은 CMP 공정, 에치백공정으로 실시하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
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