KR100261329B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 제1도전체로 게이트전극이 구비된 반도체기판 상부에 반사방지막을 형성하고 그 상부에 제1평탄화절연막을 형성한 다음, 상기 반도체기판에 불순물 접합영역을 노출시키는 저장전극 콘택홀과 비트라인 제1콘택홀을 형성하고 이를 매립하는 저장전극 콘택플러그와 비트라인 콘택플러그를 형성하고 제2평탄화절연막을 형성한 다음, 상기 비트라인 콘택플러그를 노출시키는 비트라인 제2콘택홀과 주변회로부의 반사방지막을 노출시키는 비트라인 제3콘택홀을 형성하고 상기 비트라인 제2,3콘택홀 측벽에 절연막 스페이서를 형성한 다음, 상기 비트라인 콘택플러그와의 식각선태비 차이를 이용하여 상기 제1도전체를 노출시키는 비트라인 제4콘택홀을 형성하고 제2도전체로 형성되는 비트라인을 형성한 다음, 전체표면상부에 층간절연막을 형성하고 제3평탄화절연막을 형성한 다음, 상기 제3평탄화절연막과 층간절연막을 식각하여 상기 저장전극 콘택플러그를 노출시키고 후속공정으로 상기 저장전극 콘택플러그에 접속되는 저장전극을 형성함으로써 공정을 단순화시키고 비트라인 콘택 저항을 감소시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체기판의 셀부와 주변회로부에 비트라인을 형성하되, 비트라인 콘택플러그와 저장전극 콘택플러그를 동시에 형성하고 후속공정으로 비트라인과 캐패시터를 형성하며, 비트라인과 게이트전극을 콘택시키는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( ξ0× ξr × A ) / T ( 단, 상기 ξ0는 진공유전율, 상기 ξr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도로서, 좌측은 셀부를 우측은 주변회로부를 도시한다.
먼저, 반도체기판(61)에 소자분리막(63)을 형성하고, 전체표면상부에 게이트전극용 제1도전체(65), 제1실리사이드(67) 및 제1 마스크절연막(69)을 순차적으로 적층하여 형성한다.
그리고, 게이트전극마스크(도시안됨)를 이용한 식각공정으로 상기 적층구조를 상부로 부터 식각하고 측벽에 제1 절연막 스페이서(71)를 형성함으로써 게이트전극을 형성한다.
그 다음에, 전체표면상부에 제1반사방지막(73)과 제1층간절연막(75)을 순차적으로 형성하고, 그 상부를 평탄화시키는 제1평탄화절연막(77)을 형성한다. 이때, 상기 제1반사방지막(73)은 상기 반도체기판(61)의 셀부에만 형성된다.
그 다음, 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(61)의 불순물 접합영역을 노출시키는 저장전극 콘택홀(79)을 형성한다.
그리고, 상기 저장전극 콘택홀(79)을 매립하는 저장전극 콘택플러그(81)를 형성한다.
그 다음에, 전체표면상부에 제2층간절연막(83)을 형성한다. (도 1a)
그리고, 비트라인 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(61)의 불순물 접합영역을 노출시키는 비트라인 제1콘택홀(85,86)과 비트라인 제2콘택홀(87)을 형성한다.
그 다음에, 상기 비트라인 콘택홀(85,86,87)을 매립하는 제2도전체(88)를 형성하고, 그 상부에 제2 실리사이드(89) 및 제2 마스크절연막(91)을 적층한다.
그리고, 비트라인마스크(도시안됨)를 이용한 식각공정으로 상기 적층구조를 식각한다.
그 다음에, 전체표면상부에 제3층간절연막(97)과 제2반사방지막(93)을 적층하고 그 상부를 평탄화시키는 제2평탄화절연막(95)을 형성한다.
그리고, 저장전극마스크(도시안됨)를 식각공정으로 상기 제2평탄화절연막(95)과 제2반사방지막(93) 및 제3층간절연막(97)을 순차적으로 식각하되, 상기 제3층간절연막(97)의 식각공정은 일정두께 이방성식각공정으로 실시함으로써 상기 제2층간절연막(83)이 하측에 구비되고 제2도전체(88), 제2 실리사이드(89) 및 제2 마스크절연막(91)의 적층구조 측벽에 제2 절연막 스페이서를 형성한다.
이때, 상기 저장전극 마스크를 이용한 식각공정은, 일반적인 저장전극 마스크와는 극성이 다른 마스크를 이용하여 실시하거나, 극성이 다른 감광막을 이용하여 실시함으로써 저장전극 콘택플러그(81)를 노출시키고 후속공정으로 상기 저장전극 콘택플러그(81)에 접속되는 저장전극을 형성한다. (도 1b)
이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 제조방법은, 주변회로부에서 비트라인과 게이트전극의 콘택공정을 위하여 별도의 마스크를 필요로하고 그외에 저장전극을 형성하는 공정이 복잡하여 반도체소자 제조공정의 특성 및 신뢰성을 저하시키고 그에 따른 소자의 생산성을 저하시키는 문제점이 있다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 공정을 단순화시키고 비트라인과 게이트전극의 콘택공정을 용이하게 실시할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 소자의 생산성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2h 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,61 : 반도체기판 13,63 : 소자분리막
15,65 : 제1도전체 17,67 : 제1실리사이드
18,75 : 제1층간절연막 19,69 : 제1마스크절연막
20,71 : 제1절연막 스페이서 21,73 : 제1반사방지막
23,77 : 제1평탄화절연막 25,26,85,86 : 비트라인 제1콘택홀
27,79 : 저장전극 콘택홀 29 : 비트라인 콘택플러그
31,81 : 비트라인 콘택플러그 33,95 : 제2평탄화절연막
35 : 제2절연막 스페이서 37,87 : 비트라인 제2콘택홀
39 : 비트라인 제3콘택홀 41 : 비트라인 제4콘택홀
43,88 : 제2도전체 45,89 ; 제2실리사이드
47,91 : 제2마스크절연막 49,93 : 제2반사방지막
51 : 제3절연막 스페이서 53,83 : 제2층간절연막
55 : 제3평탄화절연막 97 : 제3층간절연막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
반도체기판의 셀부와 주변회로부에 비트라인을 형성하고, 셀부에 저장전극을 형성하는 반도체소자의 제조방법에 있어서,
제1도전체로 게이트전극이 구비된 반도체기판 상부에 반사방지막을 형성하는 공정과,
전체표면상부에 제1평탄화절연막을 형성하는 공정과,
상기 반도체기판을 노출시키는 저장전극 콘택홀과 비트라인 제1콘택홀을 셀부와 주변회로부에 동시에 형성하는 공정과,
상기 저장전극 콘택홀과 비트라인 제1콘택홀을 매립하는 저장전극 콘택플러그와 비트라인 콘택플러그를 동시에 형성하는 공정과,
전체표면상부에 제2평탄화절연막을 형성하는 공정과,
상기 비트라인 콘택플러그를 노출시키는 비트라인 제2콘택홀을 셀부와 주변회로부에 형성하는 동시에 상기 주변회로부의 반사방지막을 노출시키는 비트라인 제3콘택홀을 형성하는 공정과,
상기 비트라인 제2,3콘택홀 측벽에 절연막 스페이서를 형성하는 공정과,
상기 게이트전극용 제1도전체를 노출시키는 비트라인 제4콘택홀을 주변회로부에 형성하는 공정과,
전체표면상부에 제2도전체로 형성되는 비트라인을 형성하는 공정과,
전체표면상부에 층간절연막을 형성하는 공정과,
전체표면상부에 제3평탄화절연막을 형성하는 공정과,
상기 제3평탄화절연막과 층간절연막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 식각공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2h 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 좌측은 반도체기판의 셀부를 도시하고 우측은 반도체기판의 주변회로부를 도시한다.
먼저, 반도체기판(11)에 소자분리막(13)을 형성한다. 그리고, 활성영역에 제1도전체(15), 제1 실리사이드(17) 적층구조의 게이트전극과 제1층간절연막(18) 및 제1 마스크 절연막(19)의 적층구조를 형성하고, 상기 적층구조 측벽에 제1 절연막 스페이서(20)를 형성한다.
그리고, 전체표면상부에 제1 반사방지막(21)을 형성하고, 그 상부를 평탄화시키는 제1평탄화절연막(23)을 형성한다. (도 2a)
그 다음에, 비트라인 콘택마스크(도시안됨)와 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 셀에서는 상기 반도체기판(11)의 불순물 접합영역을 노출시키는 비트라인 제1콘택홀(25,26)과 저장전극 콘택홀(27)을 형성한다.
이때, 상기 비트라인 제1콘택홀 중에서 "25" 는 셀부에 형성되고, "26" 은 주변회로부에 형성된 것이다. 그리고, 상기 콘택마스크를 이용한 식각공정은, 자기정렬적으로 실시된다. (도 2b)
그 다음에, 상기 저장전극 콘택홀(27)과 비트라인 제1콘택홀(25,26)을 매립하는 비트라인 콘택플러그(29)를 셀부와 주변회로부에 형성하는 동시에 셀부에 저장전극 콘택플러그(31)를 형성한다. (도 2c)
그리고, 전체표면상부에 제2평탄화절연막(33)을 형성하고, 비트라인 콘택마스크를 이용한 식각공정으로 상기 비트라인 콘택플러그(29)를 노출시키는 비트라인 제2콘택홀(37)을 형성한다.
또한, 동시에 상기 반도체기판(11)의 주변회로부에 형성된 제1도전체(15) 상부의 제1반사방지막(21)을 노출시키는 비트라인 제3콘택홀(39)을 형성한다.
그리고, 상기 비트라인 제2,3콘택홀(37,39) 측벽에 제2 절연막 스페이서(35)를 형성한다. (도 2d)
그 다음에, 상기 제2평탄화절연막(33)과 제2 절연막 스페이서(35)를 마스크로하는 식각공정으로 상기 제1도전체(15)를 노출시키는 비트라인 제4콘택홀(41)을 형성한다.
이때, 상기 식각공정시 비트라인 콘택플러그(29)는 일정두께 식각된다. (도 2e)
그 다음에, 전체표면상부에 제2도전체(43), 제2 실리사이드(45) 및 제2 마스크절연막(47) 및 제2 반사방지막(49)의 적층구조를 형성하고, 비트라인 마스크(도시안됨)를 이용한 식각공정으로 상기 적층구조를 식각하여 셀부와 주변회로부에 비트라인을 형성한다. (도 2f)
그리고, 상기 적층구조 측벽에 제3절연막 스페이서(51)를 형성한다.
그 다음에, 전체표면상부에 층간절연막(53)을 형성하고 그 상부를 평탄화시키는 제3평탄화절연막(55)을 형성한다. 여기서, 상기 층간절연막(53)은 식각장벽층으로 사용된다. (도 2g)
그리고, 상기 저장전극 콘택플러그(31)를 노출시키는 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제3평탄화절연막(55)과 층간절연막(53)을 식각한다.
이때, 상기 저장전극 마스크를 이용한 식각공정은, 통상의 저장전극 마스크와는 극성이 다른 마스크를 사용하거나, 극성이 다른 감광막을 이용하여 형성한다. (도 2h)
후속공정으로 상기 저장전극 콘택플러그(31)에 접속되는 저장전극을 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 단순한 공정으로 삼차원 구조의 저장전극을 형성하고, 비트라인의 제2도전체와 워드라인의 제1도전체를 콘택시킴으로써 콘택저항을 감소시켜 반도체소자의 특성 및 신뢰성을 향상시키는 효과가 있다.

Claims (7)

  1. 반도체기판의 셀부와 주변회로부에 비트라인을 형성하고, 셀부에 저장전극을 형성하는 반도체소자의 제조방법에 있어서,
    제1도전체로 게이트전극이 구비된 반도체기판 상부에 반사방지막을 형성하는 공정과,
    전체표면상부에 제1평탄화절연막을 형성하는 공정과,
    상기 반도체기판을 노출시키는 저장전극 콘택홀과 비트라인 제1콘택홀을 셀부와 주변회로부에 동시에 형성하는 공정과,
    상기 저장전극 콘택홀과 비트라인 제1콘택홀을 매립하는 저장전극 콘택플러그와 비트라인 콘택플러그를 동시에 형성하는 공정과,
    전체표면상부에 제2평탄화절연막을 형성하는 공정과,
    상기 비트라인 콘택플러그를 노출시키는 비트라인 제2콘택홀을 셀부와 주변회로부에 형성하는 동시에 상기 주변회로부의 반사방지막을 노출시키는 비트라인 제3콘택홀을 형성하는 공정과,
    상기 비트라인 제2,3콘택홀 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 게이트전극용 제1도전체를 노출시키는 비트라인 제4콘택홀을 주변회로부에 형성하는 공정과,
    전체표면상부에 제2도전체로 형성되는 비트라인을 형성하는 공정과,
    전체표면상부에 층간절연막을 형성하는 공정과,
    전체표면상부에 제3평탄화절연막을 형성하는 공정과,
    상기 제3평탄화절연막과 층간절연막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 식각공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 비트라인 제1콘택홀과 저장전극 콘택홀 형성공정은 자기정렬적으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 비트라인 제4콘택홀 형성공정은 비트라인 콘택플러그와의 식각선택비 차이를 이용하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 저장전극 마스크를 이용한 식각공정은, 극성이 다른 저장전극 마스크를 이용하여 실시하거나 극성이 다른 감광막을 이용하여 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 저장전극 마스크를 이용한 식각공정은, 자기정렬적으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 층간절연막은 식각장벽층으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 비트라인은 상측에 다른 반사방지막이 구비하고 측벽에 다른 절연막 스페이서를 구비하는 것을 특징으로하는 반도체소자의 제조방법.
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