KR20010061114A - 반도체소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 캐패시터가 구비되는 층간절연막 상부에 식각장벽층을 형성한 다음, 상기 캐패시터의 플레이트전극을 노출시키며 상기 플레이트전극과 같은 높이로 활성영역, 게이트전극 및 비트라인 상측의 층간절연막을 식각하는 제1콘택홀을 형성하고 상기 제1콘택홀 측벽에 제1절연막 스페이서를 형성한 다음, 상기 플레이트전극과 층간절연막의 식각선택비 차를 이용하여 활성영역, 게이트전극 및 비트라인 상측의 층간절연막을 식각하되, 상기 비트라인이 노출될때까지 실시하여 제2콘택홀을 형성하고 상기 제2콘택홀 측벽에 제2절연막 스페이서를 형성한 다음, 상기 플레이트전극, 비트라인과 층간절연막의 식각선택비 차이를 이용하여 활성영역, 게이트전극 상측의 층간절연막을 식각하되, 상기 게이트전극이 노출될때까지 실시하여 제3콘택홀을 형성하고 상기 제3콘택홀 측벽에 제3절연막 스페이서를 형성한 다음, 상기 플레이트전극, 비트라인, 게이트전극과 층간절연막의 식각선택비 차이를 이용하여 활성영역, 활성영역 상측의 층간절연막을 식각함으로써 제4콘택홀을 형성하고 상기 제4콘택홀 측벽에 제4절연막 스페이서를 형성하는 공정으로 플레이트전극, 비트라인, 게이트전극 및 활성영역을 노출시키는 제1,2,3,4콘택홀 측벽에 각각 절연막 스페이서를 형성함으로써 절연특성이 우수한 수직 구조의 제1금속배선 콘택을 형성하는 기술이다.

Description

반도체소자의 금속배선 형성방법{A method for forming a metal line of a semiconductor device}
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 제1금속배선 콘택공정시 콘택깊이가 깊은 부분의 콘택홀 중앙부분의 임계크기 ( critical dimension, 이하에서 CD 라 함 ) 가 콘택홀의 타부분의 CD 에 비하여 크게 형성되어 항아리 형태의 콘택홀이 형성됨으로써 후속 콘택공정시 제1금속배선과 비트라인의 쇼트 ( short ) 가 유발될 수 있는 문제점을 해결하기 위하여 콘택홀의 측벽에 절연막 스페이서를 형성하여 절연특성을 향상시킬 수 있는 기술에 관한 것이다.
일반적인 반소체 메모리 소자인 디램은, 하나의 캐패시터와 하나의 트랜지스터로 형성되는 셀부와 이들을 구동시키는 주변회로부로 구성된다.
그리고, 상기 주변회로부를 구성하는 구조물은 셀부에 형성되는 구조물 형성공정시 형성되되, 셀부와 다르게 디자인된 룰에 의하여 형성된다.
일반적으로 셀부는 반도체기판의 활성영역을 정의하는 소자분리막, 워드라인, 비트라인, 캐패시터 및 금속배선들이 구비되고, 주변회로부에는 이들을 구동시킬 수 있도록 구성된 구조물을 형성하고 있으며, 이들을 상기 금속배선들과 연결하여 셀부를 구동시킬 수 있도록 함으로써 디램을 형성한다.
도 1 은 종래기술에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
먼저, 반도체소자의 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
그리고, 반도체기판(11) 상부에 게이트산화막(도시안됨), 제1폴리실리콘(13), 제1텅스텐 실리사이드(15) 및 마스크절연막(17)을 적층하고 이를 패터닝하여 게이트전극을 형성한다.
그리고, 상기 마스크 절연막(17)은 질화막, 산화막 또는 산화질화막으로 형성한다.
그 다음, 상기 게이트전극 측벽에 절연막 스페이서(19)를 형성하여 게이트전극의 절연특성을 향상시킨다.
이때, 상기 절연막 스페이서(19)는 상기 마스크절연막(17)과 같은 종류의 절연막으로 형성할 수 있다.
그 다음, 전체표면상부를 평탄화시키는 제1층간절연막(21)을 형성한다.
이때, 상기 제1층간절연막(21)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그리고, 상기 제1층간절연막(21)을 열처리하여 플로우시켜 게이트전극 간의 빈공간을 매립하는 동시에 평탄화시키고 후속 평탄화식각공정으로 평탄화시킨다.
그 다음, 상기 반도체기판(11)의 활성영역을 노출시키는 비트라인 콘택홀(도시안됨)을 형성하고 이를 통하여 상기 반도체기판(11)에 접속되는 비트라인을 형성한다.
이때, 상기 비트라인은, 상기 제1층간절연막(21) 상부에 제2폴리실리콘(23), 제2텅스텐 실리사이드(25)로 적층되어 구성되고 그 상측 및 측벽에 마스크절연막 및 절연막 스페이서(27)가 구비된 것이다.
그 다음, 상기 비트라인이 형성된 상부구조를 평탄화시키는 제2층간절연막(29)을 형성한다.
이때, 상기 제2층간절연막(29)은 상기 제1층간절연막(21)과 같은 절연 물질로 형성할 수 있다.
그 다음, 상기 반도체기판(11)의 활성영역을 노출시키는 저장전극 콘택홀(31)을 형성하고 이를 매립하는 제1저장전극 도전체(33)를 형성한다.
그리고, 제1저장전극 도전체(33)에 접속되어 실린더형 저장전극의 측벽을 형성하는 제2저장전극 도전체(35)를 형성함으로써 실린더형 저장전극을 형성한다.
그리고, 상기 저장전극 표면에 반구형 도전체(37)를 형성함으로써 표면에 반구형 도전체(37)가 구비되는 실린더형 저장전극을 형성한다.
이때, 상기 반구형 도전체(37)는 반구형 실리콘이다.
그 다음, 전체표면상부에 플레이트전극용 도전체인 폴리실리콘을 일정두께 형성하고 셀 마스크(도시안됨)를 이용한 사진식각공정으로 패터닝하여 플레이트전극(39)을 형성한다.
그리고, 전체표면상부를 평탄화시키는 제3층간절연막(41)을 형성한다. 이때, 상기 제3층간절연막(41)은 상기 제2,1층간절연막(29,21)과 유사한 특성을 갖는 절연물질로 형성한다.
그 다음, 상기 제3층간절연막(41) 상부에 질화막으로 식각장벽층(43)을 형성한다.
그리고, 후속 사진식각공정으로 상기 플레이트전극(39), 비트라인, 게이트전극 및 반도체기판(11)의 활성영역을 각각 노출시키는 각기 다른 깊이의 제1금속배선의 제1,2,3,4콘택홀(45,47,49,51)을 형성한다.
이때, 상기 사진식각공정은 상기 식각장벽층(43) 상부에 감광막(도시안됨)을 도포하고 제1금속배선 마스크(도시안됨)를 이용하여 노광 및 현상시켜 감광막패턴을 형성한 다음, 상기 감광막패턴을 마스크로하여 상기 제1,2,3,4콘택홀(45,47,49,51)을 형성한다. (도 1)
그러나, 상기 비트라인을 노출시키는 제2콘택홀(47), 상기 게이트전극을 노출시키는 제3콘택홀(49) 그리고 상기 반도체기판(11)을 노출시키는 제4콘택홀(51)은, 그 중앙부에서 CD 가 커져 후속공정으로 금속배선 물질을 매립하는 경우 보이드 ( void ) 가 유발될 수 있으며 반도체소자의 고집적화에 따른 디자인룰의 감소에 의하여 비트라인과 쇼트가 유발될 수 있는 문제점이 있다.
그리고, 상기 플레이트전극(39)을 노출시키는 제1콘택홀(45)에 비하여 제2,3,4콘택홀(45,47,49)의 콘택공정시 콘택홀 하측이 손상될 수 있어 소자의 특성을 열화시킬 수 있는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 플레이트전극, 비트라인, 게이트전극 및 반도체기판을 각각 노출시키는 제1금속배선의 콘택식각공정을 4단계로 나누어 실시하여 제1,2,3,4 콘택홀을 형성하되, 각각의 식각공정후 콘택홀 측벽에 제1금속배선 콘택 스페이서를 형성함으로써 후속공정으로 제1금속배선과 도전체 들과의 절연특성을 향상시킬 수 있는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,61 : 반도체기판 13,63 : 제1폴리실리콘
15,65 : 제1텅스텐 실리사이드 17,67 : 마스크절연막
19,69 : 절연막 스페이서 21,71 : 제1층간절연막
23,73 : 제2폴리실리콘 25,75 : 제2텅스텐 실리사이드
27,77 : 마스크절연막 및 절연막 스페이서
29,79 : 제2층간절연막 31,81 : 저장전극 콘택홀
33,83 : 제1저장전극 도전체 35,85 : 제2저장전극 도전체
37,87 : 반구형 도전체 39,89 : 플레이트전극
41,91 : 제3층간절연막 43,93 : 식각장벽층
45,95 : 제1콘택홀 47,99 : 제2콘택홀
49,101 : 제3콘택홀 51,103 : 제4콘택홀
97a : 제1절연막 스페이서 97b : 제2절연막 스페이서
97c : 제3절연막 스페이서 97d : 제4절연막 스페이서
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은,
활성영역, 게이트전극, 비트라인 및 캐패시터가 구비되는 층간절연막을 형성하는 공정과,
상기 층간절연막 상부에 식각장벽층을 형성하는 공정과,
상기 캐패시터의 플레이트전극을 노출시키는 동시에 상기 플레이트전극과 같은 높이로 활성영역, 게이트전극 및 비트라인 상측의 층간절연막을 식각하여 제1콘택홀을 형성하는 공정과,
상기 제1콘택홀 측벽에 제1절연막 스페이서를 형성하는 공정과,
상기 플레이트전극과 층간절연막의 식각선택비 차이를 이용하여 상기 활성영역, 게이트전극 및 비트라인 상측의 층간절연막을 식각하되, 상기 비트라인이 노출될때까지 실시하여 제2콘택홀을 형성하는 공정과,
상기 제2콘택홀 측벽에 제2절연막 스페이서를 형성하는 공정과,
상기 플레이트전극, 비트라인과 층간절연막의 식각선택비 차이를 이용하여 활성영역, 게이트전극 상측의 층간절연막을 식각하되, 상기 게이트전극이 노출될때까지 실시하여 제3콘택홀을 형성하는 공정과,
상기 제3콘택홀 측벽에 제3절연막 스페이서를 형성하는 공정과,
상기 플레이트전극, 비트라인, 게이트전극과 층간절연막의 식각선택비 차이를 이용하여 활성영역, 활성영역 상측의 층간절연막을 식각함으로써 제4콘택홀을 형성하는 공정과,
상기 제4콘택홀 측벽에 제4절연막 스페이서를 형성하는 공정으로 플레이트전극, 비트라인, 게이트전극 및 활성영역을 노출시키는 제1,2,3,4콘택홀 측벽에 각각 절연막 스페이서를 형성함으로써 절연특성이 우수한 수직 구조의 제1금속배선 콘택을 형성하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도로서, 각 도면의 도시된 점선은 후속공정으로 형성될 콘택홀의 형상을 도시한 것이다.
먼저, 반도체기판(61) 상부에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
그리고, 반도체기판(61) 상부에 게이트산화막(도시안됨), 제1폴리실리콘(63), 제1텅스텐 실리사이드(65) 및 마스크절연막(67)을 적층하고 이를 패터닝하여 게이트전극을 형성한다.
그리고, 상기 마스크 절연막(67)은 질화막, 산화막 또는 산화질화막으로 형성한다.
그 다음, 상기 게이트전극 측벽에 절연막 스페이서(69)를 형성하여 게이트전극의 절연특성을 향상시킨다.
이때, 상기 절연막 스페이서(19)는 상기 마스크절연막(67)과 같은 종류의 절연막으로 형성할 수 있다.
그 다음, 전체표면상부를 평탄화시키는 제1층간절연막(71)을 형성한다.
이때, 상기 제1층간절연막(71)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그리고, 상기 제1층간절연막(71)을 열처리하여 플로우시켜 게이트전극 간의 빈공간을 매립하는 동시에 평탄화시키고 후속 평탄화식각공정으로 평탄화시킨다.
그 다음, 상기 반도체기판(61)의 활성영역을 노출시키는 비트라인 콘택홀(도시안됨)을 형성하고 이를 통하여 상기 반도체기판(61)에 접속되는 비트라인을 형성한다.
이때, 상기 비트라인은, 상기 제1층간절연막(71) 상부에 제2폴리실리콘(73), 제2텅스텐 실리사이드(75)로 적층되어 구성되고 그 상측 및 측벽에 마스크절연막 및 절연막 스페이서(77)가 구비된 것이다.
그 다음, 상기 비트라인이 형성된 상부구조를 평탄화시키는 제2층간절연막(79)을 형성한다.
이때, 상기 제2층간절연막(79)은 상기 제1층간절연막(71)과 같은 절연 물질로 형성할 수 있다.
그 다음, 상기 반도체기판(61)의 활성영역을 노출시키는 저장전극콘택홀(81)을 형성하고 이를 매립하는 제1저장전극 도전체(83)를 형성한다.
그리고, 제1저장전극 도전체(83)에 접속되어 실린더형 저장전극의 측벽을 형성하는 제2저장전극 도전체(85)를 형성함으로써 실린더형 저장전극을 형성한다.
그리고, 상기 저장전극 표면에 반구형 도전체(87)를 형성함으로써 표면에 반구형 도전체(87)가 구비되는 실린더형 저장전극을 형성한다.
이때, 상기 반구형 도전체(87)는 반구형 실리콘이다.
그 다음, 전체표면상부에 플레이트전극용 도전체인 폴리실리콘을 일정두께 형성하고 셀 마스크(도시안됨)를 이용한 사진식각공정으로 패터닝하여 플레이트전극(89)을 형성한다.
그리고, 전체표면상부를 평탄화시키는 제3층간절연막(91)을 형성한다. 이때, 상기 제3층간절연막(91)은 상기 제2,1층간절연막(79,71)과 유사한 특성을 갖는 절연물질로 형성한다.
그 다음, 상기 제3층간절연막(91) 상부에 질화막으로 식각장벽층(93)을 형성한다.
그리고, 상기 식각장벽층(93) 상부에 감광막패턴(도시안됨)을 형성한다.
이때, 상기 감광막패턴은 제1금속배선 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
그 다음, 상기 감광막패턴을 마스크로하여 상기 플레이트전극(89)을 노출시키는 깊이의 제1콘택홀(95)을 형성하되, 상기 비트라인, 게이트전극 및 반도체기판(61)의 활성영역을 노출시킬 수 있는 콘택 예정부분 상측에도 형성한다.
그 다음, 상기 플레이트전극(89)을 노출시키는 깊이의 상기 제1콘택홀(95) 측벽에 제1절연막 스페이서(97a)를 형성한다.
이때, 상기 제1절연막 스페이서(97a)는 질화막, 산화막 또는 산화질화막으로 형성할 수 있다. (도 2a)
그 다음, 상기 비트라인의 폴리사이드구조, 즉 제2폴리실리콘(73)과 제2텅스텐 실리사이드(75) 적층구조를 노출시킬 수 있는 깊이의 제2콘택홀(99)을 형성하되, 상기 게이트전극 및 반도체기판(61)의 활성영역을 노출시킬 수 있는 콘택 예정부분 상측에도 형성한다.
그 다음, 상기 제2콘택홀(99) 측벽에 제2절연막 스페이서(97b)를 형성한다.
이때, 상기 제2절연막 스페이서(97b)는 질화막, 산화막 또는 산화질화막으로 형성할 수 있다. (도 2b)
그 다음, 상기 게이트전극의 폴리사이드구조, 즉 제1폴리실리콘(63)과 제1텅스텐 실리사이드(65) 적층구조를 노출시킬 수 있는 깊이로 제3콘택홀(101)을 형성하되, 상기 반도체기판(61)의 활성영역 콘택홀로 예정된 부분 상측을 노출시킬 수 있도록 상기 활성영역 상측에도 형성한다.
그리고, 상기 제3콘택홀(101) 측벽에 제3절연막 스페이서(97c)를 형성한다. 이때, 상기 제3절연막 스페이서(97c)는 질화막, 산화막 또는 산화질화막으로 형성할 수 있다. (도 2c)
그 다음, 상기 반도체기판(61)의 활성영역을 노출시키는 제4콘택홀(103)을 형성한다.
그리고, 상기 제4콘택홀(103) 측벽에 제4절연막 스페이서(97d)를 형성한다. (도 2d)
여기서, 상기 제1콘택홀(95)을 형성하기 위한 식각공정은 식각장벽층(93)인 질화막과 층간절연막의 식각선택비 차이를 이용하여 실시하고, 상기 제2콘택홀(99)을 형성하기 위한 식각공정은 식각장벽층(93)인 질화막, 플레이트전극(89) 및 층간절연막의 식각선택비 차이를 이용하여 실시하고, 상기 제3콘택홀(101)을 형성하기 위한 식각공정은 식각장벽층(93)인 질화막, 플레이트전극(89), 비트라인 및 층간절연막의 식각선택비 차이를 이용하여 실시하고, 상기 제4콘택홀(103)을 형성하기 위한 식각공정은 식각장벽층(93)인 질화막, 플레이트전극(89), 비트라인, 게이트전극 및 층간절연막의 식각선택비 차이를 이용하여 실시한 것이다.
그리고, 상기 제1,2,3,4절연막 스페이서(97a,97b,97c,97d)는 200 ∼ 400 Å 두께로 형성되어, 콘택공정으로 하부 도전체와 접속되는 제1금속배선의 절연특성을 향상시키고 제1금속배선 콘택을 수직하게 형성할 수 있도록 한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 콘택식각공정시 식각 깊이에 따라 각각 플레이트전극, 비트라인, 게이트전극 및 반도체기판을 노출시키는 4단계로 콘택홀을 형성하되, 각 단계마다 콘택홀 측벽에 절연막 스페이서를 형성하여 콘택홀의 깊이에 의하여 항아리 형태의 보우잉 ( bowing ) 콘택홀 형상이 갖는 절연 특성 열화를 방지하고 수직한 형태의 콘택을 형성할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가있다.

Claims (4)

  1. 활성영역, 게이트전극, 비트라인 및 캐패시터가 구비되는 층간절연막을 형성하는 공정과,
    상기 층간절연막 상부에 식각장벽층을 형성하는 공정과,
    상기 캐패시터의 플레이트전극을 노출시키는 동시에 상기 플레이트전극과 같은 높이로 활성영역, 게이트전극 및 비트라인 상측의 층간절연막을 식각하여 제1콘택홀을 형성하는 공정과,
    상기 제1콘택홀 측벽에 제1절연막 스페이서를 형성하는 공정과,
    상기 플레이트전극과 층간절연막의 식각선택비 차이를 이용하여 상기 활성영역, 게이트전극 및 비트라인 상측의 층간절연막을 식각하되, 상기 비트라인이 노출될때까지 실시하여 제2콘택홀을 형성하는 공정과,
    상기 제2콘택홀 측벽에 제2절연막 스페이서를 형성하는 공정과,
    상기 플레이트전극, 비트라인과 층간절연막의 식각선택비 차이를 이용하여 활성영역, 게이트전극 상측의 층간절연막을 식각하되, 상기 게이트전극이 노출될때까지 실시하여 제3콘택홀을 형성하는 공정과,
    상기 제3콘택홀 측벽에 제3절연막 스페이서를 형성하는 공정과,
    상기 플레이트전극, 비트라인, 게이트전극과 층간절연막의 식각선택비 차이를 이용하여 활성영역, 활성영역 상측의 층간절연막을 식각함으로써 제4콘택홀을 형성하는 공정과,
    상기 제4콘택홀 측벽에 제4절연막 스페이서를 형성하는 공정으로 플레이트전극, 비트라인, 게이트전극 및 활성영역을 노출시키는 제1,2,3,4콘택홀 측벽에 각각 절연막 스페이서를 형성함으로써 절연특성이 우수한 수직 구조의 제1금속배선 콘택을 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 제1,2,3,4절연막 스페이서는 100 ∼ 200 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  3. 제 1 항에 있어서,
    상기 제1,2,3,4절연막 스페이서는 질화막, 산화막 또는 산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  4. 제 1 항에 있어서,
    상기 제1,2,3,4콘택홀은 제1금속배선 콘택마스크의 크기보다 상기 절연막 스페이서의 크기만큼 CD 를 크게 하여 형성하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
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