KR100895434B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 실리콘산화막에 대한 폴리실리콘막의 식각선택비를 향상시켜 실리콘산화막의 식각시 발생되는 폴리실리콘막의 손상으로 인해 야기되는 문제를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 반도체 기판 상에 제 1 층간절연막, 제 1 하부배선, 제 2 층간절연막 및 제 2 하부배선을 순차적으로 형성하는 단계; 제 2 하부배선의 표면을 소정두께만큼 질화시켜 질화막을 형성하는 단계; 기판 전면 상에 제 3 층간절연막을 형성하는 단계; 및 제 1 하부배선 상의 제 1 내지 제 3 층간절연막을 식각함과 동시에 제 2 하부배선 상의 제 3 층간절연막을 식각하여, 제 1 하부배선의 일부를 노출시키는 깊은 깊이의 제 1 콘택홀과, 질화막의 일부를 노출시키는 얕은 깊이의 제 2 콘택홀을 각각 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다. 바람직하게, 제 1 내지 제 3 층간절연막은 실리콘산화막이고, 제 2 하부배선은 폴리실리콘막이다.
폴리실리콘막, 실리콘산화막, 식각선택비, 질화막, 콘택홀, 하드마스크
Description
도 1은 종래의 다층구조의 배선형성시 콘택홀의 깊이차가 발생되는 경우 실리콘산화막 식각에 따른 문제를 나타낸 도면.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20, 30 : 반도체 기판 21A, 21B, 21C 층간절연막
22A, 22B : 하부배선 23, 33 : 질화막
C3, C4 : 콘택홀 31 : 실리콘산화막
32 : 폴리실리콘막 100 : 하드마스크
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 실리콘산화막에 대한 폴리실리콘막의 식각선택비를 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 제조시 폴리실리콘막은 전극 및 배선 뿐만 아니라 하드 마스크와 같은 식각마스크 등 다양하게 사용되고 있다. 그러나, 폴리실리콘막과 실리콘산화막이 배선물질 및 절연물질로서 각각 적용되어 콘택홀 형성을 위하여 실리콘산화막을 식각하거나, 하드마스크로서 폴리실리콘막을 적용하여 실리콘산화막을 식각하는 경우, 실리콘산화막에 대한 폴리실리콘막의 식각선택비가 충분히 확보되지 않으면, 폴리실리콘막이 손상되는 문제가 발생한다.
예컨대, 하부배선들과 상부배선들을 콘택홀을 통하여 서로 연결하는 다층구조의 배선형성시, 하부배선들의 레벨이 서로 다를 경우 콘택홀의 깊이차가 발생하게 되는데, 이때 배선물질과 층간절연막, 즉 폴리실리콘막과 실리콘산화막의 식각선택비가 충분하지 않으면 낮은 깊이의 콘택홀 부분에서 폴리실리콘막까지 식각되는 문제가 발생한다.
도 1은 이러한 다층구조의 배선형성시 콘택홀의 깊이차가 발생되는 경우 실리콘산화막 식각에 따른 문제를 나타낸 도면으로서, 도 1을 참조하여 좀 더 자세하게 설명한다.
도 1을 참조하면, 제 1 층간절연막(11A) 및 제 1 하부배선(12A)이 순차적으로 형성된 반도체 기판 상에 제 2 층간절연막(11B)을 형성하고, 제 2 층간절연막(11B) 상에 제 2 하부배선(12B)을 형성한 후, 기판 전면 상에 제 3 층간 절연막(11C)을 형성한다. 여기서, 제 1, 제 2 및 제 3 층간절연막(11A, 11B, 11C)은 실리콘산화막으로 이루어지며, 제 1 하부배선(12A)은 금속막으로 이루어지며, 제 2 하부배선(12B)는 폴리실리콘막으로 이루어진다.
그 다음, 제 1 하부배선(12A) 상의 제 1, 제 2 및 제 3 층간절연막(11A, 11B, 11C)과, 제 2 하부배선(12B) 상의 제 3 층간절연막(11C)을 식각하여 제 1 및 제 2 하부배선(12A, 12B)의 일부를 노출시키는 제 1 및 제 2 콘택홀(C1, C2)을 각각 형성한다. 이때, 실리콘산화막에 대한 폴리실리콘막의 식각선택비가 충분하지 않으면, 콘택홀(C1, C2)의 형성시 상대적으로 낮은 깊이의 제 2 콘택홀(C2)의 제 2 하부배선(12B)이 손상될 뿐만 아니라 제 2 하부배선(12B)까지 식각이 진행되어 하부배선(12B)이 뚫리게 되고, 이에 따라 콘택저항 증가 및 배선 사이의 단락 등의 문제가 야기됨으로써, 소자의 특성 및 신뢰성이 저하된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 실리콘산화막에 대한 폴리실리콘막의 식각선택비를 향상시켜 실리콘산화막의 식각시 발생되는 폴리실리콘막의 손상으로 인해 야기되는 문제를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 제 1 층간절연막, 제 1 하부배선, 제 2 층간절연막 및 제 2 하부배선을 순차적으로 형성하는 단계; 제 2 하부배선의 표면을 소정두께만큼 질화시켜 질화막을 형성하는 단계; 기판 전면 상에 제 3 층간절연막을 형성하는 단계; 및 제 1 하부배선 상의 제 1 내지 제 3 층간절연막을 식각함과 동시에 제 2 하부배선 상의 제 3 층간절연막을 식각하여, 제 1 하부배선의 일부를 노출시키는 깊은 깊이의 제 1 콘택홀과, 질화막의 일부를 노출시키는 얕은 깊이의 제 2 콘택홀을 각각 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다. 바람직하게, 제 1 내지 제 3 층간절연막은 실리콘산화막이고, 제 2 하부배선은 폴리실리콘막이며, 제 2 하부배선의 질화는 질화막의 두께가 제 2 하부배선 두께의 30% 이내가 되도록 수행한다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 실리콘산화막과 폴리실리콘막을 순차적으로 형성하는 단계; 폴리실리콘막의 표면을 소정 두께만큼 질화시켜 질화막을 형성하는 단계; 질화막이 형성된 폴리실리콘막을 패터닝하여 하드마스크를 형성하는 단계; 및 하드마스크를 식각마스크로하여 산화막을 식각하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다. 바람직하게, 폴리실리콘막의 질화는 질화막의 두께가 폴리실리콘막의 두께의 30% 이내가 되도록 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 본 실시예에서는 다층구조의 배선 형성시 낮은 깊이의 콘택홀이 형성되는 하부배선인 폴리실리콘막 표면에 질화막을 적용한 경우를 나타낸다.
도 2a를 참조하면, 제 1 층간절연막(21A)이 형성된 반도체 기판(20) 상에 금속막을 증착하고 패터닝하여 제 1 하부배선(22A)을 형성한다. 그 다음, 제 1 하부배선(22A)이 형성된 기판 전면 상에 제 2 층간절연막(21B)을 형성하고, 제 2 층간절연막(21B) 상에 폴리실리콘막을 증착하고 패터닝하여 제 2 하부배선(22B)을 형성한다. 여기서, 제 1 및 제 2 층간절연막(21A, 21B)은 실리콘산화막으로 형성한다.
도 2b를 참조하면, 제 2 하부배선(22A)의 표면을 소정 두께, 바람직하게는 제 2 하부배선(22A)두께의 30% 이내의 두께만큼 질화시켜, 제 2 하부배선(22A)에 대한 식각방지막으로서 질화막(23)을 형성한다. 여기서, 제 2 하부배선(22A)의 질화는 열처리나 플라즈마처리로 수행한다. 바람직하게, 열처리는 NH3 또는 N2를 포함하는 기체분위기에서 700 내지 1000℃의 온도에서 급속열처리(Rapid Thermal Anneal; RTA)로 수행하거나, NH3 또는 N2를 포함하는 기체분위기에서 500 내지 800℃의 온도에서 수행한다. 또한, 플라즈마처리는 NH3 또는 N2O를 포함하는 기체로 형성한 플라즈마로 수행한다.
도 2c를 참조하면, 질화막(23)이 형성된 기판 전면 상에 실리콘산화막으로 제 3 층간절연막(21C)을 형성한다. 그 다음, 제 1 하부배선(22A) 상의 제 1, 제 2 및 제 3 층간절연막(21A, 21B, 21C)을 식각함과 동시에, 제 2 하부배선(22B) 상의 제 3 층간절연막(21C)을 식각하여, 제 1 하부배선(22A)의 일부를 노출시키는 깊은 깊이의 제 1 콘택홀(C3)과, 질화막(23)의 일부를 노출시키는 얕은 깊이의 제 2 콘택홀(C4)을 각각 형성한다.
상기 실시예에 의하면, 제 2 하부배선(22A) 표면에 질화막(23)의 식각방지막을 형성하여 층간절연막에 대한 식각선택비를 향상시킴으로써, 하부배선 사이의 레벨차이로 인하여 콘택홀 형성시 얕은 깊이의 콘택홀이 형성되는 제 2 하부배선(22A)의 손상 및 식각이 방지된다.
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 나타낸 도면으로서, 본 실시예에서는 폴리실리콘막을 하드마스크로 사용하는 경우 폴리실리콘막 표면에 질화막을 적용한 경우를 나타낸다.
도 3a를 참조하면, 반도체 기판(30) 상에 실리콘산화막(31)을 증착하고, 실리콘산화막(31) 상에 폴리실리콘막(32)을 형성한다. 그 다음, 폴리실리콘막(32)의 표면을 소정 두께, 바람직하게는 폴리실리콘막(32) 두께의 30% 이내의 두께만큼 질화시켜, 폴리실리콘막(32)에 대한 식각방지막으로서 질화막(33)을 형성한다.
여기서, 폴리실리콘막(32)의 질화는 열처리나 플라즈마처리로 수행한다. 바람직하게, 열처리는 NH3 또는 N2를 포함하는 기체분위기에서 700 내지 1000℃의 온도에서 RTA로 수행하거나, NH3 또는 N2를 포함하는 기체분위기에서 500 내지 800℃의 온도에서 수행한다. 또한, 플라즈마처리는 NH3 또는 N2O를 포함하는 기체로 형 성한 플라즈마로 수행한다.
도 3c를 참조하면, 질화막(33)이 형성된 폴리실리콘막(32)을 패터닝하여 하드마스크(100)를 형성하고, 이 하드마스크(100)를 식각마스크로하여 산화막(31)을 식각한다. 이때, 폴리실리콘막(32) 표면에 형성된 질화막(33)에 의해 산화막(31)에 대한 식각선택비가 향상되어 산화막(31) 식각시 폴리실리콘막(32)의 손상 등이 방지된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 폴리실리콘막 표면에 질화막을 형성하여 산화막에 대한 폴리실리콘막의 식각선택비를 향상시켜, 산화막 식각시 발생되는 폴리실리콘막의 손상 및 식각 등을 방지함으로써, 소자의 특성 및 신뢰성을 향상시킬 수 있게 된다.
Claims (13)
- 반도체 기판 상에 제 1 층간절연막, 제 1 하부배선, 제 2 층간절연막 및 제 2 하부배선을 순차적으로 형성하는 단계;상기 제 2 하부배선의 표면을 소정두께만큼 질화시켜 질화막을 형성하는 단계;상기 반도체 기판 전면에 제 3 층간절연막을 형성하는 단계; 및상기 제 2 및 제 3 층간절연막을 선택적으로 식각하여 상기 제 1 하부배선을 노출시키는 제 1 콘택홀을 형성함과 동시에 상기 질화막을 노출시키는 제 2 콘택홀을 형성하는 단계를 포함하고,상기 제 1 내지 제 3 층간절연막은 실리콘산화막이고, 상기 제 2 하부배선은 폴리실리콘막인 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 제 2 하부배선의 질화는 상기 질화막의 두께가 상기 제 2 하부배선 두께의 30% 이내가 되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 제 2 하부배선의 질화는 열처리나 플라즈마처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 열처리는 NH3 또는 N2를 포함하는 기체분위기에서 700 내지 1000℃의 온도에서 RTA로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 열처리는 NH3 또는 N2를 포함하는 기체분위기에서 500 내지 800℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 플라즈마처리는 NH3 또는 N2O를 포함하는 기체로 형성한 플라즈마로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 상에 실리콘산화막과 폴리실리콘막을 순차적으로 형성하는 단계;상기 폴리실리콘막의 표면을 소정 두께만큼 질화시켜 질화막을 형성하는 단계;상기 질화막이 형성된 폴리실리콘막을 패터닝하여 하드마스크를 형성하는 단계; 및상기 하드마스크를 식각마스크로하여 상기 실리콘산화막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 폴리실리콘막의 질화는 상기 질화막의 두께가 상기 폴리실리콘막의 두께의 30% 이내가 되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 폴리실리콘막의 질화는 열처리나 플라즈마처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 열처리는 NH3 또는 N2를 포함하는 기체분위기에서 700 내지 1000℃의 온도에서 RTA로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 열처리는 NH3 또는 N2를 포함하는 기체분위기에서 500 내지 800℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 플라즈마처리는 NH3 또는 N2O를 포함하는 기체로 형성한 플라즈마로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (4)
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|---|---|---|---|---|
| JPH08148561A (ja) * | 1994-11-16 | 1996-06-07 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
| KR20000003911A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체소자의 콘택홀 형성방법 |
| KR20000028534A (ko) * | 1998-10-16 | 2000-05-25 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
| KR20010061114A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체소자의 금속배선 형성방법 |
-
2002
- 2002-07-19 KR KR1020020042347A patent/KR100895434B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148561A (ja) * | 1994-11-16 | 1996-06-07 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
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| KR20000028534A (ko) * | 1998-10-16 | 2000-05-25 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
| KR20010061114A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체소자의 금속배선 형성방법 |
Also Published As
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