KR100870332B1 - 반도체 소자의 컨택트 홀 형성 방법 - Google Patents

Abstract

이 발명은 반도체 소자의 컨택트 홀 형성 방법에 관한 것으로, 반도체 소자에서 서로 다른 깊이를 갖는 플레이트 폴리의 컨택트 홀과 비트 라인의 컨택트 홀 형성시 상대적으로 작은 깊이인 플레이트 폴리의 컨택트 홀이 상기 플레이트 폴리를 관통하는 현상을 억제할 수 있도록 반도체 기판에 상대적으로 작은 깊이의 플레이트 폴리와 상대적으로 깊은 깊이의 비트 라인이 형성된 반도체 소자를 구비하고, 상기 반도체 소자의 플레이트 폴리 및 비트 라인과 대응되는 반도체 기판의 표면이 오픈되도록 포토 레지스트를 패터닝하는 단계와, 상기 플레이트 폴리에 연결될 컨택트 홀의 깊이를 기준으로 식각 시간을 적용함으로써, 상기 플레이트 폴리에는 컨택트 홀이 연결되고, 상기 비트 라인에는 컨택트 홀이 연결되지 않도록 하는 단계와, 상기 두개의 컨택트 홀 내벽에 일정 두께의 질화막을 증착하되 상기 비트 라인과 대응되는 컨택트 홀의 바닥면에는 스텝 커버리지에 의해 질화막이 형성되지 않도록 하는 단계와, 상기 비트 라인에 연결될 컨택트 홀의 깊이를 기준으로 식각 시간을 적용함으로써, 상기 비트 라인에 컨택트 홀이 연결되도록 함과 동시에, 상기 플레이트 폴리의 바닥면에 형성된 질화막도 제거되도록 함을 특징으로 한다.

컨택트 홀, 플레이트 폴리, 비트 라인, 질화막

Description

반도체 소자의 컨택트 홀 형성 방법{contact hole forming method of semiconductor device}

도1a 및 도1b는 종래 반도체 소자의 컨택트 홀 형성 방법을 도시한 순차 설명도이다.

도2a 내지 도2e는 본 발명에 의한 반도체 소자의 컨택트 홀 형성 방법을 도시한 순차 설명도이다.

-도면중 주요부호에 대한 설명-

2; 반도체 기판 4; 플레이트 폴리

6; 비트 라인 8; 포토 레지스트

10,12; 컨택트 홀 14; 질화막

본 발명은 반도체 소자의 컨택트 홀 형성 방법에 관한 것으로, 더욱 상세하게 설명하면 DRAM과 같은 반도체 소자에서 서로 다른 깊이를 갖는 플레이트 폴리의 컨택트 홀과 비트 라인의 컨택트 홀 형성시 상대적으로 작은 깊이인 플레이트 폴리의 컨택트 홀이 상기 플레이트 폴리를 관통하는 현상을 억제할 수 있는 반도체 소 자의 컨택트 홀 형성 방법에 관한 것이다.

도1a 및 도1b를 참조하면, 종래 반도체 소자의 컨택트 홀 형성 방법이 순차적으로 도시되어 있다.

먼저, 도1a에 도시된 바와 같이 반도체 소자는 반도체 기판(2)의 내측에 서로 다른 깊이를 갖는 도전성 플레이트 폴리(4)와 도전성 비트 라인(6)이 형성되어 있으며, 상기 반도체 기판(2)의 표면에는 일정 두께로 포토레지스트(8)가 형성되어 있되, 상기 각각의 플레이트 폴리(4)와 비트 라인(6)과 대응되는 기판(2)의 표면에는 포토레지스트(8)가 오픈되어 있는 상태이다. 여기서, 상기 플레이트 폴리(4)까지의 깊이는 대략 5000Å 정도이고, 상기 비트 라인(6)까지의 깊이는 대략 24000Å 정도이다.

이러한 반도체 소자가 구비된 후에는 도1b에 도시된 바와 같이 상기 반도체 소자에 일괄적으로 식각 가스가 적용됨으로써, 일정 깊이의 컨택트 홀(10,12)이 각각 형성된다. 물론, 상기와 같은 컨택트 홀(10,12)에는 차후 금속이 적층됨으로써, 소정 배선이 형성된다.

여기서, 상기 두개의 컨택트 홀(10,12) 깊이는 상기 비트 라인(6)까지는 충분히 형성되어야 함으로, 상기 비트 라인(6)에 형성되는 컨택트 홀(12)의 깊이를 기준으로 식각 시간이 적용된다.

그러나, 이러한 종래 반도체 소자의 컨택트 홀 형성 방법은 플레이트 폴리까지의 깊이와 비트 라인까지의 깊이가 서로 다름에도 불구하고, 상기 비트 라인에 형성되는 컨택트 홀의 깊이를 기준으로 식각 시간이 적용됨으로써, 그 보다 낮은 깊이의 플레이트 폴리가 컨택트 홀에 의해 관통되는 현상이 빈번히 발생하는 문제가 있다.

즉, 상기 플레이트 폴리가 컨택트 홀에 의해 관통됨으로써, 차후 상기 플레이트 폴리에 증착되는 금속 배선과의 접촉 저항이 증가하는 단점이 있다.

물론, 상기와 같이 하여 상기 플레이트 폴리와 컨택트 홀의 외관도 좋치 않은 단점이 있다.

더불어, 상기 두개의 컨택트 홀에 대한 과식각 마진(ovr etch margin)을 높일 수 없어서, 식각 부족으로 인해 컨택트 홀이 불완전하게 형성될 확률도 있다.

따라서 본 발명은 상기와 같은 종래의 문제를 해결하기 위해 안출한 것으로, 본 발명의 목적은 DRAM과 같은 반도체 소자에서 서로 다른 깊이를 갖는 플레이트 폴리의 컨택트 홀과 비트 라인의 컨택트 홀 형성시 상대적으로 작은 깊이인 플레이트 폴리의 컨택트 홀이 상기 플레이트 폴리를 관통하는 현상을 억제할 수 있는 반도체 소자의 컨택트 홀 형성 방법을 제공하는데 있다.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자의 컨택트 홀 형성 방법은 반도체 기판에 상대적으로 작은 깊이의 플레이트 폴리와 상대적으로 깊은 깊이의 비트 라인이 형성된 반도체 소자를 구비하고, 상기 반도체 소자의 플레이트 폴리 및 비트 라인과 대응되는 반도체 기판의 표면이 오픈되도록 포토 레지스트를 패터닝하는 단계와, 상기 플레이트 폴리에 연결될 컨택트 홀의 깊이를 기준으로 식각 시간을 적용함으로써, 상기 플레이트 폴리에는 컨택트 홀이 연결되고, 상기 비트 라인에는 컨택트 홀이 연결되지 않도록 하는 단계와, 상기 두개의 컨택트 홀 내벽에 일정 두께의 질화막을 증착하되 상기 비트 라인과 대응되는 컨택트 홀의 바닥면에는 스텝 커버리지에 의해 질화막이 형성되지 않도록 하는 단계와, 상기 비트 라인에 연결될 컨택트 홀의 깊이를 기준으로 식각 시간을 적용함으로써, 상기 비트 라인에 컨택트 홀이 연결되도록 함과 동시에, 상기 플레이트 폴리의 바닥면에 형성된 질화막도 제거되도록 함을 특징으로 한다.

상기와 같이 하여 본 발명에 의한 반도체 소자의 컨택트 홀 형성 방법에 의하면, 플레이트 폴리가 컨택트 홀에 의해 관통되지 않음으로써 차후 상기 플레이트 폴리에 증착되는 금속 배선과의 접촉 저항이 대폭 감소되는 장점이 있다.

또한, 상기와 같이 하여 상기 플레이트 폴리와 컨택트 홀의 외관도 향상되는 장점이 있다.

더불어, 상기 두개의 컨택트 홀에 대한 과식각 마진(ovr etch margin)을 높일 수 있는 장점도 있다.

(실시예)

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 종래 기술과 동일한 구성 요소는 동일한 도면 부호를 이용하기로 한다.

먼저 도2a를 참조하면, 소정 형태로 포토 레지스트가 패터닝된 반도체 소자가 도시되어 있다.

도시된 바와 같이 반도체 기판(2)에는 상대적으로 작은 깊이의 플레이트 폴리(4)가 형성되고, 또한 상대적으로 깊은 깊이의 비트 라인(6)이 형성된 반도체 소자가 구비되어 있으며, 상기 반도체 소자의 플레이트 폴리(4) 및 비트 라인(6)에 대응되는 반도체 기판(2)의 표면에는 포토 레지스트(8)가 코팅되어 있되, 상기 대응되는 영역은 포토 레지스트(8)가 오픈되도록 사진식각 공정을 통하여 패터닝되어 있다.

이어서 도2b를 참조하면, 반도체 소자의 플레이트 폴리(4) 및 비트 라인(6)에 대응되는 영역에 컨택트 홀(10,12)이 형성되고, 포토 레지스트(8)가 제거된 상태가 도시되어 있다.

도시된 바와 같이 식각은 상기 플레이트 폴리(4)에 연결될 컨택트 홀(10)의 깊이를 기준으로 식각 시간이 적용됨으로써, 상기 플레이트 폴리(4)에는 적정 면적 및 깊이로 컨택트 홀(10)이 연결되고, 상기 비트 라인(6)에는 컨택트 홀(12)이 연결되어 있지 않다.

이때, 식각 가스와 상기 플레이트 폴리(4)와는 비교적 선택비가 높음으로써, 상기 플레이트 폴리(4)에는 작은 깊이로 컨택트 홀(10)이 형성된다. 또한 상기 식각 가스와 상기 반도체 기판(2)은 비교적 선택비가 낮음으로써, 상기 비트 라인(6)을 향하는 반도체 기판(2)에는 상대적으로 깊은 깊이의 컨택트 홀(12)이 형성된다. 그러나 상기 식각 시간이 플레이트 폴리(4)와 대응되는 컨택트 홀(10)의 깊이를 기 준으로 수행됨으로써, 상기 컨택트 홀(12)이 상기 비트 라인(6)에 직접 연결되는 상태는 아니다.

이어서, 도2c를 참조하면, 상기 두개의 컨택트 홀(10,12) 내벽에 질화막(14)이 형성된 상태가 도시되어 있다.

도시된 바와 같이, 상기 두개의 컨택트 홀(10,12) 내벽에 일정 두께의 질화막(14)이 증착되어 있되, 상기 비트 라인(6)과 대응되는 컨택트 홀(12)의 바닥면에는 스텝 커버리지에 의해 질화막(14)이 형성되어 있지 않다. 다른 말로 하면, 상기 비트 라인(6)과 대응되는 컨택트 홀(12)은 그 깊이가 비교적 깊게 형성됨으로써, 상기 컨택트 홀(12)의 바닥면에는 질화막(14)이 자연스럽게 형성되지 않는다. 물론, 상기 플레이트 폴리(4)와 대응되는 컨택트 홀(10)은 그 깊이가 작아서 바닥면에 질화막(14)이 형성된다.

이어서, 도2d를 참조하면 플레이트 폴리(4) 및 비트 라인(6)에 각각 컨택트 홀(10,12)이 연결된 상태가 도시되어 있다.

도시된 바와 같이 상기 비트 라인(6)에 연결될 컨택트 홀(12)의 깊이를 기준으로 식각 시간이 적용됨으로써, 상기 비트 라인(6)에 컨택트 홀(12)이 연결됨과 동시에, 상기 플레이트 폴리(4)의 바닥면에 형성된 질화막(14)도 제거된다.

여기서 식각에 사용된 식각 가스가 C4F8 가스일 경우에는, 상기 식각 가스와 상기 질화막(14)과의 선택비가 높아서 플레이트 폴리(4)와 대응되는 컨택트 홀(10)이 바닥면에 형성된 질화막(14)을 겨우 식각하여 상기 플레이트 폴리(4)에 연결된다. 또한, 상기 식각 가스는 상기 반도체 기판(2)과 선택비가 작아서 컨택트 홀(12)이 상기 비트 라인(6)에 쉽게 연결된다.

물론, 상기 식각 시간은 상기 비트 라인(6)에 연결되는 컨택트 홀(12)의 깊이를 기준으로 적용됨으로써, 상기 컨택트 홀(12)이 비트 라인(6)을 관통하지는 않는다.

이어서, 도2e를 참조하면 컨택트 홀(10,12)의 내벽에 형성된 질화막(14)이 제거된 상태가 도시되어 있다.

도시된 바와 같이 상기 질화막(14)은 H3PO4와 같은 식각액으로 제거됨으로써, 본 발명에 의한 반도체 소자의 컨택트 홀(10,12) 제조 공정이 완료된다.

여기서, 상기 질화막(14)은 절연체이기 때문에 반듯이 제거할 필요는 없으며 상기 질화막(14) 제거 단계는 당업자의 선택적 사항에 불과하다.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 이것으로만 본 발명이 한정되는 것은 아니며, 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예가 가능할 것이다.

따라서 본 발명에 의한 반도체 소자의 컨택트 홀 형성 방법에 의하면 플레이트 폴리가 컨택트 홀에 의해 관통되지 않음으로써 차후 상기 플레이트 폴리에 증착되는 금속 배선과의 접촉 저항이 대폭 감소되는 효과가 있다.

또한, 상기와 같이 하여 상기 플레이트 폴리와 컨택트 홀의 외관도 향상되는 효과가 있다.

더불어, 상기 두개의 컨택트 홀에 대한 과식각 마진(ovr etch margin)을 높일 수 있는 효과도 있다.

Claims (1)

1. 반도체 기판에 상대적으로 작은 깊이의 플레이트 폴리와 상대적으로 깊은 깊이의 비트 라인이 형성된 반도체 소자를 구비하고, 상기 반도체 소자의 플레이트 폴리 및 비트 라인과 대응되는 반도체 기판의 표면이 오픈되도록 포토 레지스트를 패터닝하는 단계;

   상기 플레이트 폴리에 연결될 컨택트 홀의 깊이를 기준으로 식각 시간을 적용함으로써, 상기 플레이트 폴리에는 컨택트 홀이 연결되고, 상기 비트 라인에는 컨택트 홀이 연결되지 않도록 하는 단계;

   상기 두개의 컨택트 홀 내벽에 일정 두께의 질화막을 증착하되, 상기 비트 라인과 대응되는 컨택트 홀의 바닥면에는 스텝 커버리지에 의해 질화막이 형성되지 않도록 하는 단계; 및,

   상기 비트 라인에 연결될 컨택트 홀의 깊이를 기준으로 식각 시간을 적용함으로써, 상기 비트 라인에 컨택트 홀이 연결되도록 함과 동시에, 상기 플레이트 폴리의 바닥면에 형성된 질화막도 제거되도록 함을 특징으로 하는 반도체 소자의 컨택트 홀 형성 방법.

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