KR0174984B1 - 반도체장치의 콘택 형성방법 - Google Patents

반도체장치의 콘택 형성방법 Download PDF

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Abstract

일정한 단차를 가지며 형성된 구조물상에 동시에 금속배선을 위한 콘택을 형성할 수 있는 반도체장치의 콘택 형성방법이 개시되어 있다.
본 발명은 상측으로 각기 실리콘산화막으로 덥혀 있는 반도체기판의 활성영역 및 상기 활성영역의 표면과 일정한 단차를 가지며 그 상면에 실리콘질화막이 덥혀 있는 전도층패턴을 구비하는 반도체장치에서 상기 활성영역 및 전도층패턴상에 콘택을 형성하기 위한 반도체장치의 콘택 형성방법에 있어서, 상기 실리콘산화막상에 각기 콘택 형성을 위한 포토레지스트 패턴을 형성하는 단계, Ar+CFx계 가스로 이루어진 혼합가스를 플라즈마 소오스로 하는 콘택 형성 예정영역내의 상기 실리콘산화막을 식각하는 단계 및 Ar+CO+C2F6또는 Ar+O2+C2F6의 혼합가스를 플라즈마 소오스로 하여 콘택 형성 예정영역의 상기 실리콘질화막을 식각하는 단계를 포함하여 이루어진다.
따라서, 전도층패턴의 두께 마진 확보가 용이하여 고집적화에 유리하며, 공정이 단순화되어 생산성 향상의 효과가 있다.

Description

반도체장치의 콘택 형성방법
제1a도 내지 제1c도는 본 발명의 일 실시예에 의한 반오체장치의 콘택 형성방법을 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘기판 11 : 필드산화막
12 : 실리콘산화막 14 : 게이트라인
16 : 실리콘질화막 18 : 비트라인
20 : 플레이트 폴리 22 : 포토레지스트 패턴
본 발명은 반도체장치의 콘택(contact) 형성방법에 관한 것으로서, 더욱 상세하게는 플레이트 폴리(plate ply), 비트라인(bit line), 게이트라인(gate line) 및 활성(active)영역의 상부에 콘택을 동시에 형성하는 반도체장치의 콘택 형성방법에 관한 것이다.
일반적으로 1기가(Giga) DRAM급 이상의 디바이스(Device)에서 SAC 기술(Self-Aligned-Contact Tech:자기정합 콘택 기술)을 이용한 에칭에서는 비트라인(Bit Line) 및 게이트라인(Gate Line)의 질화실리콘(SiN) 캐핑(capping) 및 질화실리콘(SiN) 스페이서(spacer) 형상의 구조를 많이 갖는다. 제1a도는 본 발명을 설명하기 위한 단면도이지만, 포토레지스트 패턴 하부는 DRAM 구조에서 일반적으로 형성되는 일부를 개략적으로 나타낸 것이다. 제1a도를 참조하면, 실리콘기판(10)상에 각종 구조물이 형성되어 있는 모습으로서 필드산화막(11)으로 한정되는 활성영역이 존재하며, 상기 활성영역의 표면으로부터 일정한 단차를 가지며 필드산화막(11)상에 게이트라인(14)이 형성되어 있고, 또한 일정한 단차를 유지하며 비트라인(18) 및 플레이트 폴리(20)가 일정한 간격을 두고 형성되어 있다. 또한 상기 게이트라인(14), 비트라인(18)의 측벽 및 상면과 상기 플레이트 폴리(20) 상면에는 실리콘질화막(16)이 각각 형성되어 있다. 이들 각 구조물 주위 및 상측으로는 실리콘산화막(12)이 절연 및 평탄화 목적으로 형성되어 있다.
상기와 같은 구조를 갖는 디바이스에서 금속배선을 위하여 상기 활성영역, 게이트라인(14), 비트라인(18) 및 플레이트 폴리(20)상에 콘택을 형성하게 된다. 이때 상기 활성영역상에 콘택을 형성하기 위하여는 상기 실리콘산화막(12)만을 식각하며, 상기 게이트라인(14), 비트라인(18) 및 플레이트 폴리(20)상에 콘택을 형성하기 위하여는 상기 실리콘산화막(12)과 실리콘질화막(16)을 차례로 식각하게 된다. 이때 상기 각 구조물간의 단차가 존재함에 따른 식각속도 및 식각량의 차이에 기인한 식각불량을 극복하기 위하여 상기 플레이트 폴리(20) 및 활성영역이 되는 실리콘기판에 대하여 우수한 식각 선택비가 요구되어 진다. 또한 상기 최상층에 위치하는 플레이트 폴리(20)는 식각에 대한 저항을 많이 받기 때문에 두껍게 형성할 필요가 있다. 그러나, 현재 1기가급 DRAM에서는 플레이트 폴리의 두께 마진 확보가 어렵기 때문에 상기 제1a도의 구조에 대하여 2번의 포토공정을 행하여 콘택을 형성한다. 즉, 먼저 활성영역을 오픈하는 제1단계와, 게이트라인과 비트라인 및 플레이트 폴리의 영역을 오픈하는 제2단계로 이루어진다.
그러나, 상기 종래의 기술에서는 콘택공정이 2단계에 걸쳐서 수행되기 때문에 공정이 복잡해지며, 그에따라 제품의 불량발생율이 높아지고 제조시간이 늘어난다는 문제점이 있다.
따라서, 본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위한 것으로서, 서로 단차를 두고 형성되어 있는 구조물상에 콘택을 형성하는 경우 동시에 콘택을 형성하여 공정을 단순화시킬 수 있는 반도체장치의 콘택 형성방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명에 의한 반도체장치의 콘택 형성방법은, 상측으로 각기 실리콘산화막으로 덮혀 있는 반도체기판의 활성영역 및 상기 활성영역의 표면과 일정한 단차를 가지며 그 상면에 실리콘질화막이 덮혀 있는 전도층패턴을 구비하는 반도체장치에서 상기 활성영역 및 전도층패턴상에 콘택을 형성하기 위한 반도체장치의 콘택 형성방법에 있어서, 상기 활성영역 및 전도층패턴상에 형성된 상기 실리콘산화막상에 각기 콘택 형성을 위한 포토레지스트 패턴을 형성하는 단계, Ar+CFx계 가스로 이루어진 혼합가스를 플라즈마 소오스로 하는 콘택 형성 예정영역의 상기 실리콘산화막을 식각하는 단계 및 Ar+CO+C2F6의 혼합가스를 플라즈마 소오스로 하여 콘택 형성 예정영역의 상기 실리콘질화막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.
제1a도 내지 제1c도는 본 발명에 의한 반도체장치의 콘택 형성방법의 실시예를 도시한 단면도들이다.
먼저 제1a도를 참조하면, DRAM 구조의 일부를 나타낸 것으로서 반도체기판(10)과 반도체기판(10)의 표면상에 형성된 필드산화막(11)으로 한정되는 활성영역, 게이트라인(14), 비트라인(18) 및 플레이트 폴리(20)가 서로간에 일정한 단차를 유지하며 형성되어 있고, 상기 게이트라인(14)과 비트라인(18)의 측면 및 상면과 플레이트 폴리(20) 상면에 실리콘질화막(16)이 형성되어 있으며, 상기 각 구조물은 실리콘산화막(12)으로 절연되어 있다.
상기 각 활성영역, 게이트라인(14), 비트라인(18) 및 플레이트 폴리(20)상에 금속배선을 위한 콘택을 형성하기 위하여 먼저 기판 전면에 포토레지스트를 도포한 후 통상적인 포토리소그라피공정을 수행하여 콘택형성을 위한 포토레지스트 패턴(22)을 상기 각 활성영역, 게이트라인(14), 비트라인(18) 및 플레이트 폴리(20)상의 정하여진 위치에 형성한다.
이어서, 제1b도를 참조하면, 상기 포토레지스트 패턴(22)을 식각마스크로 하여 상기 실리콘산화막(12)을 일정한 깊이까지 식각한다. 이때, 식각종말점은 상기 플레이트 폴리(20), 비트라인(18) 및 게이트라인(14)상에 형성된 실리콘질화막(16)으로 할 수 있으며, 이때는 상기 활성영역상의 콘택영역내에 있는 상기 실리콘산화막(12)은 전부 식각될 수도 있으며, 또한 일부가 식각되지 않고 잔존할 수도 있다. 또한, 상기 실리콘산화막(12)의 식각종말점을 상기 활성영역의 반도체기판(10)으로 할 수도 있으며, 이때는 식각깊이가 작은 상기 플레이트 폴리(20), 비트라인(18) 및 게이트라인(14)상의 실리콘질화막(16)은 약간 손상되기도 하나 대부분이 남아 있게 된다.
상기 실리콘산화막(12)에 대한 식각공정은 상기 활성영역 및 실리콘 질화막(SiN)과 고선택적 에칭을 필요로 하며, 이를 위해서는 저압(Low Pressure)하에서 고밀도 플라즈마(High Density Plasma; HDP) 가스를 소오스(source)로 이용한다. 상기 고밀도 플라즈마 가스의 형성은 50mT 이하의 낮은 압력에서, 보다 바람직하게는 10mT 이하의 저압에서, Ar+CFx계 가스로 이루어진 혼합가스를 플라즈마 소오스로 하여 형성한다. 상기 CFx계 가스로서는 C4F8, C2F6, C3F8중의 어느 하나를 사용하며, 반드시 이에 한정되는 것은 아니다.
또한, 이때 사용되는 상기 혼합가스의 유동률(flow rate)은 [Ar]≤100sccm, [C4F8]≤100sccm이며, 가스비율은 0[CFx]/[CFx]+[Ar]≤1의 조건하에서 수행된다.
이어서, 제1c도를 참조하면, 상기 전도층패턴들인 플레이트 폴리(20), 비트라인(18) 및 게이트라인(14)상에 노출된 실리콘질화막(16)을 식각하며, 동시에 상기 활성영역상에 실리콘산화막(12)이 잔존하는 경우 오버에칭하여 이를 식각하는 단계를 나타내며, 그 결과 서로 다른 단차를 갖는 각각의 영역상에 금속 배선을 위한 콘택이 형성된다.
상기 실리콘질화막(16)에 대한 식각공정은 실리콘산화막과의 선택비가 낮은 조건에서 진행되며, 어느 정도의 폴리실리콘과의 선택비도 또한 요구되어진다. 상기 실리콘질화막(16)에 대한 식각조건은 Ar+CO+C2F6의 혼합가스를 플라즈마 소오스로 하여 200mT 이하의 저압에서, 보다 바람직하게는 10mT 이하의 저압에서 진행되며, 상기 혼합가스의 유동율은 [Ar]≤100sccm, [CO]≤50sccm, [C2F6]≤100sccm이며, 가스비율은 0≤[CO]/[C2F6]+[CO]≤1의 조건하에서 수행된다. 한편, 상기 혼합가스의 CO 대신에 O2가스를 사용할 수도 있으며, 상기 C2F6가스 대신에 CF4, 또는 CHF3가스를 사용할 수도 있다.
이상의 실시예에서 살펴본 바와같이, 본 발명에 의하면 상기 실리콘질화막(16)에 대한 고선택비를 가지며 상기 실리콘산화막(12)을 식각하기 때문에 식각 동안에 실리콘질화막의 손상이 매우 적다. 따라서 상기 활성영역까지 실리콘산화막이 식각되는 동안에 상기 플레이트 폴리(20)등의 손상이 일어나지 않게 되어 플레이트 폴리(20) 등을 굳이 두껍게 형성할 필요가 없다. 이는 특히 1기가급 DRAM 등의 초고집적 기억장치에서 플레이트 폴리의 두께 마진 확보면에서 매우 유리한 효과를 가져오는 것이다.
또한, 종래에는 상기와 같은 단차를 갖는 구조에 대하여 2번의 포토 공정을 수행하여 콘택을 형성하였으나, 본 발명에 의하면 상기 활성영역을 오픈하는 단계와 게이트라인과 비트라인 및 플레이트 폴리의 영역을 오픈하는 단계를 동시에 진행하기 때문에 공정이 매우 단순화되었으며, 그에따라 제품의 불량발생율이 현저히 감소하고 공정시간이 단축되어 생산성 향상의 효과가 있었다.
한편, 본 발명은 이상의 실시예에 대하여만 상세히 설명하였지만, 이에 국한되지 않고 본 발명의 기술적 요지가 미치는 범위내에서 다양한 변경이나 수정이 가능한 당업자에게 있어서 명백한 것이며, 이하 청구되는 특허청구범위내에 이들 모두가 포함됨은 당연하다.

Claims (8)

  1. 상측으로 각기 실리콘산화막으로 덮혀 있는 반도체기판의 활성영역 및 상기 활성영역의 표면과 일정한 단차를 가지며 그 상면에 실리콘질화막이 덮혀 있는 전도층패턴을 구비하는 반도체장치에서 상기 활성영역 및 전도층패턴상에 콘택을 형성하기 위한 반도체장치의 콘택 형성방법에 있어서, 상기 활성영역 및 전도층패턴상에 형성된 상기 실리콘산화막상에 각기 콘택 형성을 위한 포토레지스트 패턴을 형성하는 단계; 유동율은 [Ar]≤100sccm, [CFx]≤100sccm이고, 그 비율은 0[CFx]/[CFx]+[Ar]≤1인 조건의 Ar+CFx계 가스로 이루어진 혼합가스를 플라즈마 소오스로 하여 콘택 형성 예정영역내의 상기 실리콘산화막을 식각하는 단계; 및 유동율은 [Ar]≤100sccm, [CO]≤50sccm, [C2F6]≤100sccm이고, 그 비율은 0≤[CO]/[C2F6]+[CO]≤1인 조건의 Ar+CO+C2F6계 가스로 이루어진 혼합가스를 플라즈마 소오스로 하여 콘택 형성 예정영역의 상기 실리콘질화막을 식각하는 단계; 를 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 콘택 형성 방법.
  2. 제1항에 있어서, 상기 전도층패턴은 게이트라인, 비트라인, 플레이트 폴리층 중 적어도 어느 하나 이상을 포함하는 것을 특징으로 하는 상기 반도체장치의 콘택 형성방법.
  3. 제1항에 있어서, 상기 실리콘산화막을 식각하기 위해 플라즈마 소오스로 사용된 CFx계 가스는 C4F8, C2F6, C3F8중 어느 하나임을 특징으로 하는 상기 반도체장치의 콘택 형성방법.
  4. 제1항에 있어서, 상기 실리콘산화막을 식각하는 조건은 50mT 이하의 저압(low pressure) 및 고밀도 플라즈마(High Density Plasma:HDP) 조건하에서 수행되는 것을 특징으로 하는 상기 반도체장치의 콘택 형성방법.
  5. 제1항에 있어서, 상기 혼합가스의 CO 대신에 O2가스를 사용하는 것을 특징으로 하는 상기 반도체장치의 콘택 형성방법.
  6. 제1항에 있어서, 상기 혼합가스의 C2F6가스 대신에 CF4또는 CHF3가스를 사용하는 것을 특징으로 하는 상기 반도체장치의 콘택 형성방법.
  7. 제1항에 있어서, 상기 실리콘산화막을 식각하는 공정의 식각종말점은 상기 전도층패턴상에 형성된 실리콘질화막인 것을 특징으로 하는 상기 반도체장치의 콘택 형성방법.
  8. 제1항에 있어서, 상기 실리콘산화막을 식각하는 공정의 식각종말점은 상기 반도체기판의 활성영역 표면인 것을 특징으로 하는 상기 반도체장치의 콘택 형성방법.
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