KR100745075B1 - 반도체 장치의 랜딩플러그 콘택 형성 방법 - Google Patents

Abstract

본 발명은 반도체 장치의 랜딩플러그 콘택 형성 방법에 관한 것으로, 랜딩플러그 콘택 형성 방법에 있어서, 랜딩 플러그 콘택이 형성되는 영역 식각시에 하드마스크 나이트 라이드막의 일부를 식각하여 랜딩플러그 콘택이 형성되는 영역과의 단차를 두고, 랜딩 플러그 폴리막 상부에 랜딩플러그 폴리와 연마량이 다른 나이트라이드막을 증착한 후 연마하는데 연마 특성상 높이가 높은 영역의 연마율이 크기 때문에 콘택이 형성되는 영역과 콘택이 형성되지 않는 영역의 높이가 균일하게 제어되기 때문에 랜딩플러그 콘택을 결함을 방지하여 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.

랜딩플러그, 콘택, 나이트라이드, 폴리, 워드라인

Description

반도체 장치의 랜딩플러그 콘택 형성 방법 {Method of Forming Landing plug contact of semiconductor device}

도 1a 내지 도 1c는 종래 기술에 의한 반도체 장치의 랜딩플러그 콘택 형성 과정을 순차적으로 나타낸 단면도들이다.

도2a 내지 도2e는 본 발명에 의한 반도체 장치의 랜딩 플러그 형성 과정을 순차적으로 나타낸 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

20 : 워드라인 21 : BPSG막

22 : 포토 레지스트 패턴 23 : 랜딩플러그폴리

24 : 나이트 라이드막 25 : 절연막

26 : 하드마스크 나이트라이드막

본 발명은 반도체 장치의 랜딩플러그 콘택 형성방법에 관한 것으로, 랜딩플러그 콘택 형성 방법에 있어서, 랜딩 플러그 콘택이 형성되는 영역 식각시에 하드마스크 나이트 라이드막의 일부를 식각하여 랜딩플러그 콘택이 형성되는 영역과의 단차를 두고, 랜딩 플러그 폴리막 상부에 랜딩플러그 폴리와 연마량이 다른 나이트라이드막을 증착한 후 연마하는데 연마 특성상 높이가 높은 영역의 연마율이 크기 때문에 콘택이 형성되는 영역과 콘택이 형성되지 않는 영역의 높이가 균일하게 제어되기 때문에 랜딩플러그 콘택을 결함을 방지하여 반도체 소자의 수율을 향상시킬 수 있는 반도체 장치의 랜딩플러그 콘택 형성방법에 관한 것이다.

일반적으로, 반도체장치는 그 집적도가 증가하고 내부 회로가 복잡해지는 추세에 부응하여 다층의 배선 구조를 가지게 되며, 이러한 다층 배선간을 연결하기 위해 많은 방법이 제시되고 있다.

도 1a 내지 도 1c는 종래 기술에 의한 반도체 장치의 랜딩플러그 콘택 형성 과정을 순차적으로 나타낸 단면도들이다.

도 1a에서 보는 바와 같이 NMOS트랜지스터가 형성된 전면에 층간절연막(12)을 형성한 후 감광막(13)을 도포하고 마스크 공정을 수행하여 N형 소오스/드레인(11)이 노출되도록 랜딩 플러그가 형성한 부위를 오픈하여 랜딩 플러그 콘택홀(A)을 형성한다.

그런다음, 도 1b와 같이 N형 폴리실리콘(14)을 랜딩 플러그 콘택홀(A) 전면에 증착한 후 도 두껍게 증착된 N형 폴리실리콘(14)을 CMP 공정을 통해 평탄화시켜 도 1c과 같이 N형 랜딩 플러그(B)를 형성한다.

위와 같은 방법에서 보는 바와 같이 패드폴리나 랜딩 플러그 폴리를 N+ 폴리실리콘으로 사용하기 때문에 PMOS트랜지스터의 P형 소오스/드레인 영역에서는 사용하지 못한다는 문제점이 있어 반도체장치의 셀과 NMOS트랜지스터 지역에서만 사용하고 있다는 문제점이 있다.

또한, 위의 방법에서 보는 바와 같이 랜딩 플러그 콘택홀 이외의 부분에 증착된 폴리실리콘을 제거하여 평탄화하기 위해서 사용되는 CMP공정은 공정자체의 복잡함과 더불어 두께의 균일성 조절이 힘들다는 단점이 있기 때문에 PMOS트랜지스터에서의 플러그 형성방법에 적용할 경우에는 마스크 단계와 CMP공정을 두 번씩 사용해야 하므로 공정이 아주 복잡하고 두께의 균일성을 확보하기가 어렵다는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 반도체 장치의 랜딩플러그 콘택 형성방법에 관한 것으로, 랜딩플러그 콘택 형성 방법에 있어서, 랜딩 플러그 콘택이 형성되는 영역 식각시에 하드마스크 나이트 라이드막의 일부를 식각하여 랜딩플러그 콘택이 형성되는 영역과의 단차를 두고, 랜딩 플러그 폴리막 상부에 랜딩플러그 폴리와 연마량이 다른 나이트라이드막을 증착한 후 연마하는데 연마 특성상 높이가 높은 영역의 연마율이 크기 때문에 콘택이 형성되는 영역과 콘택이 형성되지 않는 영역의 높이가 균일하게 제어되기 때문에 랜딩플러그 콘택을 결함을 방지하여 반도체 소자의 수율을 향상시킬 수 있 는 반도체 장치의 랜딩플러그 콘택 형성 방법을 제공하는 것이다.

상기와 같은 목적을 실현하기 위한 본 발명은 반도체 장치의 랜딩플러그 콘택 형성 방법에 있어서, 워드라인이 형성된 기판 상에 BPSG막을 증착하여 워드라인을 절연시킨 후 화학 기계적 연마 방법으로 평탄화 하는 단계와, 상기 BPSG막 상부에 레지스트 패턴을 형성하는 단계와, 상기 BPSG막의 랜딩 플러그 콘택 영역과 랜딩플러그 콘택 영역의 일부 하드마스크 나이트 라이드막을 식각한 후 레지스트 패턴을 제거하고 이온 주입을 실시하는 단계와, 상기 BPSG막 상부에 랜딩 플러그 폴리를 증착 하고 블랭킷 식각을 통해 일부의 랜딩플러그 폴리를 제거하는 단계와, 상기 랜딩플러그 폴리 상부에 랜딩플러그 폴리와 연마량이 다른 나이트라이드막을 증착하는 단계와, 상기 나이트라이드막과 랜딩플러그 폴리를 화학기계적으로 연마한 후 워드라인과 비트라인을 절연하기 위한 절연막을 증착하고 비트라인과 연결시키기 위해 레지스트 패턴을 형성하여 절연막을 식각한 후 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법에 관한 것이다.

또한, 상기 나이트 라이드막 대신 고밀도 플라즈마 옥사이드 계열 또는 저압 옥사이드 계열을 사용하고, 상기 나이트라이드막 증착 단계는 나이트 라이드막의 두께를 150~500Å으로 하며, 상기 고밀도 옥사이드 또는 저압 옥사이드 증착 단계는 300~450℃조건에서 고밀도 옥사이드는 500~1000Å, 저압 옥사이드는 200~500Å 의 두께로 제어하는 것을 특징으로 한다.

또한, 상기 BPSG막은 RTA 프로세스를 이용하여 650~800℃의 어닐링 조건에서 증착하고, 상기 BPSG막은 보론 도펀트를 3.2~4.3wt%, 인 도펀트를 3.5~4.6wt% 주입하여 500~1000Å의 두께로 증착하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도2a 내지 도2e는 본 발명에 의한 반도체 장치의 랜딩 플러그 형성 과정을 순차적으로 나타낸 단면도들이다.

먼저 도2a에 도시된 바와 같이 워드라인(20)이 형성된 기판 상에 BPSG막(21)을 RTA 프로세스를 이용하여 650~800℃의 어닐링 조건에서 보론 도펀트를 3.2~4.3wt%, 인 도펀트를 3.5~4.6wt% 주입하여 500~1000Å의 두께로 증착증착하여 워드라인(20)을 절연시킨 후 화학 기계적 연마 방법으로 평탄화 한 후 도2b에 도시된 바와 같이 BPSG막(21) 상부에 레지스트 패턴(22)을 형성한다.

이어서 도2c에 도시된 바와 같이 랜딩 플러그 콘택(A) 영역의 BPSG막과 일부의 하드마스크 나이트라이드(26)를 식각한 후 레지스트 패턴(22)을 제거하고 이온 주입을 실시한다. 이어서 랜딩 플러그 폴리(23)를 증착 하고 블랭킷 식각을 통해 일부의 랜딩플러그 폴리(23)를 제거하고, 랜딩플러그 폴리 상부에 랜딩플러그 폴리와 연마량이 다른 나이트라이드막(24)을 150~500Å 두께로 증착한다.

그리고, 도2d에 도시된 바와 같이 나이트라이드막(24)과 랜딩플러그 폴리(23)를 화학기계적으로 연마한 후 도2e에 도시된 바와 같이 워드라인(20)과 비트라인(미도시함)을 절연하기 위한 절연막(25)을 증착하고 비트라인(미도시함)과 연결시키기 위해 레지스트 패턴(미도시함)을 형성하여 절연막(25)을 식각한 후 레지스트 패턴(미도시함)을 제거한다.

상기한 바와 같이 본 발명은 반도체 장치의 랜딩플러그 콘택 형성 방법에 있어서, 랜딩 플러그 콘택이 형성되는 영역 식각시에 하드마스크 나이트 라이드막의 일부를 식각하여 랜딩플러그 콘택이 형성되는 영역과의 단차를 두고, 랜딩 플러그 폴리막 상부에 랜딩플러그 폴리와 연마량이 다른 나이트라이드막을 증착한 후 연마하는데 연마 특성상 높이가 높은 영역의 연마율이 크기 때문에 콘택이 형성되는 영역과 콘택이 형성되지 않는 영역의 높이가 균일하게 제어되기 때문에 랜딩플러그 콘택을 결함을 방지하여 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.

Claims (6)

1. 반도체 장치의 랜딩플러그 콘택 형성 방법에 있어서,

   워드라인이 형성된 기판 상에 BPSG막을 증착하여 워드라인을 절연시킨 후 화학 기계적 연마 방법으로 평탄화 하는 단계와,

   상기 BPSG막 상부에 레지스트 패턴을 형성하는 단계와,

   상기 BPSG막의 랜딩 플러그 콘택 영역과 랜딩플러그 콘택 영역의 일부 하드마스크 나이트 라이드막을 식각한 후 레지스트 패턴을 제거하고 이온 주입을 실시하는 단계와,

   상기 BPSG막 상부에 랜딩 플러그 폴리를 증착 하고 블랭킷 식각을 통해 일부의 랜딩플러그 폴리를 제거하는 단계와,

   상기 랜딩플러그 폴리 상부에 랜딩플러그 폴리와 연마량이 다른 나이트라이드막을 증착하는 단계와,

   상기 나이트라이드막과 랜딩플러그 폴리를 화학기계적으로 연마한 후 워드라인과 비트라인을 절연하기 위한 절연막을 증착하고 비트라인과 연결시키기 위해 레지스트 패턴을 형성하여 절연막을 식각한 후 레지스트 패턴을 제거하는 단계,

   를 포함하는 것을 특징으로 하는 반도체 장치의 랜딩플러그 콘택 형성 방법.
2. 제 1항에 있어서, 상기 나이트 라이드막 대신 고밀도 플라즈마 옥사이드 계열 또는 저압 옥사이드 계열을 사용하는 것을 특징으로 하는 반도체 장치의 랜딩플 러그 콘택 형성 방법.
3. 제 1항에 있어서, 상기 나이트라이드막 증착 단계는 나이트 라이드막의 두께를 150~500Å으로 하는 것을 특징으로 하는 반도체 장치의 랜딩플러그 콘택 형성 방법.
4. 제 2항에 있어서, 상기 고밀도 옥사이드 또는 저압 옥사이드 증착 단계는 300~450℃조건에서 고밀도 옥사이드는 500~1000Å, 저압 옥사이드는 200~500Å의 두께로 제어하는 것을 특징으로 하는 반도체 장치의 랜딩플러그 콘택 형성 방법.
5. 제 1항에 있어서, 상기 BPSG막은 RTA 프로세스를 이용하여 650~800℃의 어닐링 조건에서 증착하는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치의 랜딩플러그 콘택 형성 방법.
6. 제 1항에 있어서, 상기 BPSG막은 보론 도펀트를 3.2~4.3wt%, 인 도펀트를 3.5~4.6wt% 주입하여 500~1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 장치의 랜딩플러그 콘택 형성 방법.

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