KR0160545B1 - 실리사이드를 이용한 컨택 및 비어 플러그의 제조방법 - Google Patents

실리사이드를 이용한 컨택 및 비어 플러그의 제조방법 Download PDF

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Abstract

본 발명은 실리사이드를 이용한 컨택 및 비어 플러그의 제조방법에 관한 것으로서, 컨택을 형성할 때, 먼저, 종래의 방법에 의해 컨택 개구(contact opening)를 형성하고, 그 위에 스텝 커브리지(step coverage)가 우수한 폴리실리콘(또는, 비정질 실리콘)을 증착한 후 되식각하여, 폴리실리콘(또는, 비정질 실리콘) 플러그를 만드는 방법에 관한 것이며, 이러한 실리사이드를 이용한 플러그의 형성방법은 스텝 커브리지가 우수할 뿐만 아니라, 저저항값이 기대되며, 초 서브 마이크론(deep sub-micron)급 이하의 소자의 컨택 및 비어 공정에 적합하다.

Description

실리사이드를 이용한 컨택 및 비어 플러그의 제조방법
제1도는 기존의 VLSI 제조공정에서의 컨택 구조를 나타낸 단면도로서, (a)는 플러그가 없는 구조의 단면도
(b)는 플러그가 있는 구조의 단면도.
제2도의 (a) 내지 (m)는 본 발명의 제조방법을 공정순서대로 나타낸 단면도.
제3도는 본 발명에 따른 MOSFET의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 규소기판 2 : 분리영역
3 : 폴리실리콘 4 : 확산층
5,6,14 : 산화막 7,15 : 콘택(또는 비어 호올)
8,11,16,18 : 실리사이드용금속 9,10,17 : 비정질실리콘
12,12a,19,19a : 실리사이드플러그 13,20 : 배선용 금속
본 발명은 실리사이드를 이용한 컨택 및 비어 플러그의 제조방법에 관한 것으로서, 집적회로(VLSI) 공정에서 컨택(contact)이나 비어(via)를 형성할 때, 컨택 영역에 폴리실리콘이나 비정질 실리콘 플러그(plug)를 형성함으로써 공정의 간편성과 생산성을 높일 수 있도록 하는 실리사이드를 이용한 컨택 및 비어 플러그의 제조방법에 관한 것이다.
최근에는 VLSI에서 고성능화, 고속화, 저소비전력화, 고집적화가 더욱 가속되어 쿼터 마이크론(Quarter-micron) 시대를 눈앞에 두고 있는데, 이렇게 소자가 미세화될 수록 컨택이나 비어의 호올의 크기도 작아져, 상기 컨택이나 비어의 호올을 금속막으로 채울 경우 높이 대 깊이의 비 즉, 종횡비(aspect ratio)가 커져서 호올의 매립이 더욱 어렵게 된다. 그러나, 만약, 이러한 컨택 및 비어에 등각(conformal)의 금속 충진물(metal refill)이 형성되지 않을 경우 컨택 및 비어의 저항값이 증가하며, 일렉트로 미그레이션(electromigration)에 의한 결함(failure)이 발생되어 제작된 집적회로의 신뢰도에 문제가 발생된다. 따라서, 상기 컨택 및 비어에 금속 충진물을 형성시키기 위해, 종래에는 제1도의 (a)에 나타난 바와 같이, 스퍼터(sputter)에 의하여 Al 등의 박막으로 증착시켜 배선금속을 형성시키는 방법을 사용하거나, 금속의 스텝 커브리지(step coverage)를 개선하기 위한 방법으로 제1도의 (b)에 나타난 바와 같이, 컨택이나 비어에 플러그를 형성시키는 방법, 또는, 금속(Al 등)을 고온(약 550℃)에서 리플로우(reflow)시키는 방법을 사용하였다. 그리고, 상기 플러그(12a,19a)의 형성 방법으로는, 텅스텐 등과 같은 금속을 CVD (Chemical Vapor Deposition) 방법으로 컨택 부분에만 선택적으로 증착(selective deposition)하거나 전체적으로 증착한 후, 되식각(etch- back) 공정을 수행하는 방법이 사용되고 있다. 그러나, 이러한 선택적 텅스텐 CVD 공정은 아직 양산에 적용할 수 있는 단계에 이르지 않은 상태에 있으며, 텅스텐 되식각 공정의 경우에는 부스러기(particle)들이 많이 생기는 것으로 보고되고 있을 뿐만 아니라 이러한 공정을 위해서는 텅스텐 증착용 CVD 장비와 텅스텐 식각용 장비가 필요하다. 또한, DRAM의 비트선(bit line)이나 국부 배선(local interconnection)용으로 폴리실리콘 배선을 많이 사용하는데, 이것은 공정이 용이하고 미세 패턴의 형성이 금속보다 쉬운 반면, 배선의 저항이 크고 접촉저항 역시 큰 단점을 갖고 있다.
따라서, 본 발명에서는 이상에서 기술한 종래의 문제점들을 해결 하기 위해, 실리사이드를 이용한 컨택 및 비어 플러그의 제조방법을 제공하고자 한다. 본 발명에 의하면, 먼저, 종래의 방법에 의해 컨택 개구(contact opening)를 형성한 후, 그 위에 스텝 커브리지(step coverage)가 우수한 폴리실리콘(또는, 비정질 실리콘)을 증착하고 되식각한 후, 폴리실리콘(또는, 비정질 실리콘) 플러그를 만든다. 그리고, 상기 플러그 위에 Pt, Ti, Co나, Ni 등을 증착한 다음, 열처리(annealing)하고, 반응되지 않은 Pt, Ti, Co나, Ni 등에 대한 습식 화학 식각(wet chemical etch)을 수행하여 선택적으로 실리사이드가 형성되도록 한다. 이러한 실리사이드를 이용한 플러그의 형성방법은 스텝 커브리지가 우수할 뿐만 아니라, 저저항값이 기대되며, 초 서브 마이크론(deep sub-micron)급 이하의 소자의 컨택 및 비어 공정에 적합한 기술로 생각된다.
본 발명에서는, 기존의 컨택 구조와는 달리 컨택 영역에 폴리실리콘이나 비정질 실리콘 플러그를 형성하므로 다음과 같은 장점을 갖는다. 첫째, 폴리실리콘의 충진(refill) 특성으로 컨택의 종횡비가 큰 초 서브 마이크론 소자에 적용시킬 수 있다. 둘째, 실리콘/실리사이드/금속 컨택이 형성되어, 저저항의 컨택을 형성할 수 있다. 셋째, 본 발명은 기존의 MOSFET 등의 소자의 마스크 층의 수와 동일한 수의 마스크로 공정이 가능하다.
즉, 본 발명의 컨택 구조 및 그 제조 기술은 초 서브 마이크론 영역의 컨택 구조로서 아주 적합하며, 이런 컨택 구조를 이용하여 고집적 반도체회로와 256메가 이상의 DRAM을 제조할 수 있어 VLSI 소자의 성능을 월등히 높일 수 있다.
이제 부터는 본 발명에 따른 컨택 및 비어의 제조방법에 대해 첨부된 도면에 의거하여 상세히 기술하겠다.
제2도의 (a) 내지 (m)는 본 발명의 바람직한 실시예를 나타낸 것이다.
제2도의 (a)는 실리콘 웨이퍼(1)에 규소산화막으로 분리영역(2)을 만들고 소스-드레인(4)과 폴리실리콘 게이트(3)로 MOSFET를 형성시킨 것을 나타내고 있다. 본 발명의 방법은 MOSFET이외에도 바이폴라, HBT, HEMT 등 여러가지 집적회로 소자에 적용될 수 있다.
제2도의 (b)를 참조하여, 층간절연막의 형성을 위하여 LTO(Low Temperature Oxide Deposition), BPSG등의 방법으로 산화막(6)을 증착한다.
제2도의 (c)를 참조하여, 산화막(6) 위에 포토레지스트로 컨택 패턴을 정의한 후 상기 산화막(6)을 식각하고 포토레지스터를 제거하여 컨택(7)을 형성한다.
제2도의 (d)를 참조하여, 실리사이드의 생성을 위해 금속 박막(8)을 약 10~100 ㎚ 정도의 두께로 증착한다. 이때, 금속으로서는 Pt, Co, Ti, Ni 등이 사용되는 것이 바람직하다.
제2도의 (e)를 참조하여, 금속 박막(8) 위에 폴리실리콘이나 비정질 실리콘 박막(9)을 저온(상온~500℃)에서 증착한다. 그리고, 이온 주입 방법이나, 확산 방법으로 도핑시킨다. 도핑 방법으로서 막 형성과 동시에(insitu) 도핑시키는 방법이 사용될 수도 있다. 제2도의 (f)를 참조하여, 되식각 방법으로, 증착된 폴리실리콘 박막(또는 비정질 실리콘 박막)(9) 중 플러그(10) 부분만 남기고 나머지 부분을 식각해낸다. 이때, 산화막(6)이 CMP(Chemical Mechanical Polishing)로 평탄화 하고, CMP방법으로 폴리실리콘 박막(또는, 비정질 실리콘 박막)(9)의 플러그(10)를 형성시킬 수 있다.
제2도의 (g)를 참조하여, 실리사이드의 생성을 위해, 금속 박막(11)을 10~100 ㎚의 두께로 증착하는데, Pt, Co, Ti, Ni 등이 그 대상이 된다.
이어, 제2도의 (h)를 참조하여, 로(furnace) 열처리 방법 또는 급속 열처리(RTA) 방법으로, 300℃~700℃의 온도에서 열처리하여 실리사이드 플러그(12)를 형성한 후, 실리사이드가 되지 않은 금속박막은 습식식각에 의해 제거해 낸다.
제2도의 (i)를 참조하여, 배선용 금속(13)을 증착하고, 원하는 패턴대로 식각하여 금속배선을 형성한다.
이어, 제2도의 (j)를 참조하여, 금속배선 위에 층간절연막(14)을 형성한 후 식각하여 비어 호올(15)을 형성한다.
다음, 제2도의 (l)를 참조하여, 금속박막(16)을 10~100㎚의 두께로 증착하는데, Pt, Co, Ti, Ni 등이 그 대상이 된다. 이어, 그 위에 폴리실리콘 박막(또는, 비정질 실리콘 박막)을 저온에서 증착한다. 증착된 폴리실리콘 박막(또는, 비정질 실리콘 박막)을 되식각이나 CMP 공정으로 플러그(17)만 남기고 나머지는 식각해 낸다. 그런 후, 실리사이드의 생성을 위한 금속박막(18)을 10~100㎚의 두께로 증착한다.
다음, 제2도의 (m)를 참조하여, 300℃~700℃의 온도에서 열처리하여 실리사이드 플러그(19)를 형성한 후, 실리사이드가 되지 않은 금속박막은 습식식각에 의해 제거해 낸 다음, 배선용 금속(20)을 증착하고 원하는 패턴으로 식각하여 금속배선을 형성한다.
제3도는 본 발명에 의해 제조, 완성된 소자의 단면도를 나타낸다.
이상에서 설명된 본 발명은 MOSFET 뿐만 아니라 바이폴라 소자, HBT, HEMT 등의 여러가지 집적회로에 적용될 수 있다.

Claims (2)

  1. 반도체 장치의 제조방법에 있어서, 기판(1) 상에 분리영역(2)을 형성하고 집적회로 소자를 형성한 후 층간절연막용 산화막(6)을 증착하는 제1단계와; 상기 산화막(6) 위에 포토레지스트를 도포하여 컨택 패턴을 정의한 후 상기 산화막(6)을 식각하고 상기 포토레지스트를 제거하여 컨택(7)을 형성하는 제2단계와; 실리사이드의 생성을 위해 제2단계에서 형성된 구조물 위에 금속박막(8)을 약 10~100 ㎚ 정도의 두께로 증착하는 제3단계와; 상기 금속 박막(8) 위에 폴리실리콘 박막(또는, 비정질 실리콘 박막)(9)을 상온~500℃의 온도에서 증착하고 도핑시키는 제4단계와; 되식각 방법에 의해, 상기 제4단계에서 생성된 폴리실리콘 박막(또는 비정질 실리콘 박막)(9) 중 플러그(10) 부분만 남기고 나머지 부분을 제거하는 제5단계와; 실리사이드의 생성을 위해, 상기 제5단계에서 형성된 구조물 위에 금속 박막(11)을 10~100 ㎚의 두께로 증착하고, 300℃~700℃의 온도에서 열처리하여 실리사이드 플러그(12)를 형성한 후, 실리사이드가 되지 않은 금속 박막을 제거하는 제6단계와; 상기 제6단계에서 형성된 구조물 위에 배선용 금속(13)을 증착하고, 원하는 패턴대로 식각하여 금속 배선을 형성하는 제7단계와; 상기 금속배선 위에 층간절연막(14)을 형성한 후 식각하여 비어 호올(15)을 형성하고, 그 위에 금속박막(16)을 10~100㎚의 두께로 증착하는 제8단계와; 상기 제8단계에서 형성된 구조물 위에 폴리실리콘 박막(또는, 비정질 실리콘 박막)을 상온~500℃의 온도에서 증착한 후, 플러그(17)만 남기고 나머지를 제거하는 제9단계와; 실리사이드의 생성을 위한 금속박막(18)을 10~100㎚의 두께로 증착하고, 300℃~700℃의 온도에서 열처리하여 실리사이드 플러그(19)를 형성한 후, 실리사이드가 되지 않은 금속박막을 제거한 다음, 배선용 금속(20)을 증착하고 원하는 패턴을 식각하여 금속배선을 형성하는 제10단계로 구성된 것을 특징으로 하는 실리사이드를 이용한 컨택 및 비어 플러그의 제조방법.
  2. 제1항에 있어서, 상기 제3단계에서 증착되는 금속박막(8)과, 상기 제6단계에서 증착되는 금속박막(11)과, 상기 제8단계에서 증착되는 금속박막(16)은 Pt, Co, Ti, Ni 중 하나로 형성되는 것을 특징으로 하는 실리사이드를 이용한 컨택 및 비어 플러그의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100851438B1 (ko) * 2007-02-05 2008-08-11 주식회사 테라세미콘 반도체 소자의 제조 방법

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