KR100851438B1 - 반도체 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 55
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 229910052751 metal Inorganic materials 0.000 claims abstract description 80
- 239000002184 metal Substances 0.000 claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- 238000010438 heat treatment Methods 0.000 claims description 50
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000011261 inert gas Substances 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 229910052787 antimony Inorganic materials 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 150000002739 metals Chemical class 0.000 claims description 5
- 229910052763 palladium Inorganic materials 0.000 claims description 5
- 229910052709 silver Inorganic materials 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 150000002978 peroxides Chemical class 0.000 claims description 4
- 239000003054 catalyst Substances 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 121
- 238000002425 crystallisation Methods 0.000 description 12
- 230000008025 crystallization Effects 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 9
- 239000007789 gas Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- -1 sulfur peroxide Chemical class 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
- H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
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Abstract
SRAM에 적용되는 폴리 실리콘막 제조 방법이 개시된다. 본 발명은 고집적 SRAM 소자의 TFT 채널로 사용되는 폴리 실리콘막 제조시 금속 촉매를 이용하는 것을 특징으로 한다.
폴리 실리콘, 금속, SRAM, TFT, 채널
Description
도 1은 종래의 SRAM의 제조 방법을 나타내는 도면.
도 2는 본 발명의 제1 실시예에 따른 SRAM의 제조 방법을 나타내는 도면.
도 3은 본 발명의 제2 실시예에 따른 SRAM의 제조 방법을 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
20, 30: 실리콘 기판 21, 31: 게이트
22, 32: 소스/드레인 23, 33: 층간 절연층
24, 34: 컨택 홀 25: 비정질 실리콘층
26, 35: 금속층 27, 36: 금속 실리사이드층
28, 37: 비정질 실리콘층 29, 38: 폴리 실리콘층
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 SRAM 소자의 TFT 채널로 사용되는 폴리 실리콘막 제조시 금속 촉매를 이용하여 비정질 실리콘막의 결정화를 용이하게 하는 방법에 관한 것이다.
램에는 사용자가 작성한 프로그램이나 데이터를 저장할 수 있으며 정적 램(SRAM)과 동적 램(DRAM)으로 분류된다. SRAM이란 플립플롭 방식의 메모리 셀을 가진 임의 접근 기억장치로서 전원 공급이 계속되는 한 저장된 내용을 계속 기억하며 복잡한 재생 클록(refresh clock)이 필요 없기 때문에 소용량의 메모리나 캐시메모리(cache memory)에 주로 사용한다. SRAM은 DRAM보다 속도가 5배 정도 빠르며 가격도 비싼 편이다. SRAM의 구조는 MOSFET 4 내지 6개로 된 플립플롭 메모리 셀로 구성되어 있으며 SRAM의 동작 원리는 보통의 플립플롭과 동일하다. SRAM의 1 비트당 소비 전력은 DRAM에 비하여 낮다.
SRAM은 셀 구조에 따라 완전 CMOS 셀, HRL 셀 및 TFT 셀의 세 종류가 있다. 완전 CMOS 셀은 벌크 영역에 6개의 트랜지스터가 형성되는 구성으로서 고속 동작 및 저 소비 전력 등의 장점이 있으나 고집적화가 불리하다는 단점이 있다. HRL(High Resist Load) 셀은 4개의 트랜지스터와 2개의 저항으로 구성되고 공정이 단순하며 고집적화가 용이하다는 장점이 있으나 스탠바이 전류가 높고 소프트 에러 내성이 취약하다는 단점이 있다. TFT 셀은 MOSFET 상에 폴리 TFT가 적층되는 구조로 구성되며 스탠바이 전류가 양호하고 고집적화가 용이하다는 장점이 있으나 저전력화가 어렵다는 단점이 있다.
도 1은 종래의 TFT 셀 구조를 갖는 SRAM의 제조 방법을 나타내는 도면이다. 도 1에 도시된 영역은 SRAM의 셀 어레이의 일부분에 해당된다.
도 1의 (a)는 MOSFET을 형성하고 그 위에 폴리 TFT를 적층하기 위한 전 단계를 나타낸다. 반도체 기판에 해당하는 실리콘 웨이퍼(10) 상에 게이트(11), 소스/드레인(12)으로 구성되는 MOSFET이 형성된다. MOSFET 형성과 관련한 상세한 내용 은 생략한다.
도 1의 (b)는 폴리 실리콘 TFT에 적용되는 폴리 실리콘 제조를 위한 씨드(seed)층을 형성하는 단계이다. 이러한 폴리 실리콘은 단결정 실리콘을 씨드로 하여 비정질 실리콘을 결정화시켜 제조하는 것이 일반적이다. 먼저 MOSFET 상에 층간 절연층(13)을 형성하고 소스/드레인(12) 영역을 노출시키는 컨택홀(14)을 형성한다. 다음으로 컨택홀(14) 상에 SEG(selective epitaxial growth)법을 사용하여 씨드층인 단결정 실리콘층(15)을 형성한다. SEG법은 화학 증착법의 일종으로서 900℃ 이상의 온도에서 SiH4, H2 가스를 사용하여 실리콘이 노출되어 있는 영역에서만 단결정 실리콘이 성장하도록 하는 방법이다. 즉, 단결정 실리콘이 컨택홀(14)에 의해 노출된 소스/드레인(12)[즉, 실리콘] 상에만 성장되고 층간 절연층(13) 상에는 성장되지 않는 것이다.
도 1의 (c)는 층간 절연층(13) 및 단결정 실리콘층(15) 상에 비정질 실리콘층(16)을 형성하는 단계이다. 비정질 실리콘층은 주로 저압 화학 증착법(low pressure chemical vapor deposition; LPCVD)이나 플라즈마 화학 증착법(plasma enhanced chemical vapor deposition; PECVD)을 이용하여 형성한다.
도 1의 (d)는 비정질 실리콘층(16)을 열처리하여 폴리 실리콘층(17)을 형성하는 단계이다. 이때 단결정 실리콘층(15)이 비결정 실리콘의 결정화를 위한 씨드 역할을 한다. 이렇게 형성된 폴리 실리콘층 상에 폴리 TFT를 제조함으로써 SRAM이 완성된다. 이에 대한 상세한 설명은 생략한다.
그러나, 위와 같은 종래의 방법은 다음과 같은 문제점이 있다.
첫째, 씨드를 사용하여 비정질 실리콘층을 결정화시키는데 한계가 있다. 상술한 바와 같이 원하는 결정성을 얻기 위해서는 비정질 실리콘을 오랜 시간 열처리해야 하므로 SRAM의 생산성이 크게 떨어진다. 물론 열처리 온도를 높이면 열처리 시간을 줄일 수 있지만 SRAM의 전체 공정상 무턱대고 열처리 온도를 올릴 수 없는 상황도 있다.
둘째, 씨드 역할을 하는 단결정 실리콘층 형성시 사용되는 SEG법은 고온 고정이면서 단가가 높은 공정이다. 상술한 바와 같이 SEG법은 공정 온도가 900℃ 이상이므로 SRAM의 써말 버짓(thermal budget)이 증가하는 단점이 있다. 이로 인해 SEG법은 기본적으로 단가가 높은 공정이기 때문에 SRAM의 제조 단가를 높이는 문제점이 있다.
이에 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 저온 결정화가 가능하고 제조 단가를 낮출 수 있는 SRAM에 적용되는 폴리 실리콘 제조 방법을 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 상기 반도체 소자를 이루는 트랜지스터를 형성하는 제1 단계; 상기 트랜지스터 상에 절연층을 형성하는 제2 단계; 상기 절연층을 선택적으로 제거하여 상기 트랜지스터의 소정의 영역을 노출시키는 컨택 홀을 형성하는 제3 단계; 상기 컨택 홀 상에 실리콘층을 형성하는 제4 단계; 상기 절연층 및 상기 실리콘층 상에 금속층을 형성하는 제5 단계; 상기 실리콘층 및 상기 금속층을 열처리하여 금속 실리사이드층을 형성하는 제6 단계; 상기 금속층을 제거하는 제7 단계; 상기 절연층 및 상기 금속 실리사이드층 상에 비정질 실리콘층을 형성하는 제8 단계; 및 상기 비정질 실리콘층을 열처리하여 폴리 실리콘층을 형성하는 제9 단계를 포함한다.
상기 제5 단계에서 상기 금속층은 Ni, Al, Ti, Ag, Au, Co, Sb, Pd, Cu 중 어느 하나 또는 둘 이상의 금속을 포함할 수 있다.
상기 제5 단계에서 상기 금속층은 화학증착법을 이용하여 형성할 수 있다.
상기 제5 단계에서 상기 금속층은 원자층 단위 증착법(atomic layer deposition)법을 이용하여 형성할 수 있다.
상기 제5 단계에서 상기 금속층의 두께는 상기 비정질 실리콘층의 두께에 따라 결정될 수 있다.
상기 제6 단계에서 열처리 온도는 250 내지 500℃, 열처리 시간은 30 내지 60분, 열처리 분위기는 Ar, Ne, He, N2 가스와 같은 불활성 분위기일 수 있다.
상기 제7 단계에서 상기 금속층은 SPM(Sulfuric Peroxide Mixtute) 용액에 의해 제거될 수 있다.
상기 제9 단계에서 열처리 시간은 열처리 온도에 따라 결정될 수 있다.
상기 제9 단계에서 열처리 온도는 400 내지 700℃, 열처리 시간은 1 내지 10 시간, 열처리 분위기는 Ar, Ne, He, N2 가스와 같은 불활성 분위기일 수 있다.
상술한 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 상기 반도체 소자를 이루는 트랜지스터를 형성하는 제1 단계; 상기 트랜지스터 상에 절연층을 형성하는 제2 단계; 상기 절연층을 선택적으로 제거하여 상기 트랜지스터의 소정의 영역을 노출시키는 컨택 홀을 형성하는 제3 단계; 상기 절연층 및 상기 컨택 홀 상에 금속층을 형성하는 제4 단계; 상기 컨택 홀의 하부 실리콘층 및 상기 금속층을 열처리하여 금속 실리사이드층을 형성하는 제5 단계; 상기 금속층을 제거하는 제6 단계; 상기 절연층 및 상기 컨택홀 상에 비정질 실리콘층을 형성하는 제7 단계; 상기 비정질 실리콘층을 열처리하여 폴리 실리콘층을 형성하는 제8 단계를 포함한다.
상기 제4 단계에서 상기 금속층은 Ni, Al, Ti, Ag, Au, Co, Sb, Pd, Cu 중 어느 하나 또는 둘 이상의 금속을 포함할 수 있다.
상기 제4 단계에서 상기 금속층은 화학증착법을 이용하여 형성할 수 있다.
상기 제4 단계에서 상기 금속층은 원자층 단위 증착법(atomic layer deposition)법을 이용하여 형성할 수 있다.
상기 제4 단계에서 상기 금속층의 두께는 상기 비정질 실리콘층의 두께에 따라 결정될 수 있다.
상기 제5 단계에서 열처리 온도는 250 내지 500℃, 열처리 시간은 30 내지 60분, 열처리 분위기는 Ar, Ne, He, N2 가스와 같은 불활성 분위기일 수 있다.
상기 제6 단계에서 상기 금속층은 SPM(Sulfuric Peroxide Mixtute) 용액에 의해 제거될 수 있다.
상기 제8 단계에서 열처리 시간은 열처리 온도에 따라 결정될 수 있다.
상기 제8 단계에서 열처리 온도는 400 내지 700℃, 열처리 시간은 1 내지 10 시간, 열처리 분위기는 Ar, Ne, He, N2 가스와 같은 불활성 분위기일 수 있다.
이하 첨부하는 도면을 참조하여 본 발명의 구성을 상세하게 설명하도록 한다.
본 발명에 따른 SRAM 제조 방법에서는 금속 촉매를 이용하여 결정화 온도를 낮추는 방식으로 폴리 실리콘층을 형성한다. 금속 촉매를 이용하여 비정질 실리콘을 결정화시키는 방식은 LCD와 같은 평판디스플레이의 구동 소자에 해당하는 폴리 실리콘 박막 트랜지스터(poly silicon thin film transistor; Poly Si TFT)에서 적용되어 왔다. Poly Si TFT 제조시 가장 중요시되는 공정은 저온에서 비정질 실리콘을 결정화하는 공정으로서, 특히 결정화 온도를 낮추는 것이 바람직하다. 이를 위해 저온에서 이른 시간 내에 폴리 실리콘을 형성할 수 있는 다양한 공정들이 제안되고 있으나, 이 중에서 비정질 실리콘에 Ni, Cu, Al 등의 금속 촉매를 도포하여 낮은 온도에서 결정화를 유도하는 방법이 주목을 받고 있다.
이에 본 발명자는 LCD의 폴리 TFT 제조시 금속 촉매를 이용하여 폴리 실리콘을 결정화시키는 방식을 SRAM의 폴리 TFT 제조시에서도 적용 가능하다는 점에 착안하여 본 발명에 이르게 되었다. 다시 말하여, SRAM의 폴리 TFT가 형성되는 폴리 실리콘층의 결정화시 금속 촉매를 이용하면 저온 결정화가 가능하기 때문에 동일한 열처리 온도 조건 하에서 열처리 시간을 줄일 수 있어서 SRAM의 생산성이 향상된다. 또한 씨드 없이도 폴리 실리콘층의 결정화가 가능하기 때문에 공정 단가가 높은 SEG법을 사용하지 않아도 되기 때문에 SRAM의 제조 단가가 감소한다.
도 2는 본 발명의 제1 실시예에 따른 SRAM의 제조 방법을 나타내는 도면이다. 도 1과 동일하게 도 2도 SRAM 셀 어레이의 일부분에 해당되는 영역을 예로 들어 설명한다.
도 2의 (a)는 도 1의 (a) 및 (b) 단계와 동일하므로 상세한 설명은 생략한다. 다만, 본 실시예에서는 씨드를 사용하지 않기 때문에 컨택홀(24) 상에 단결정 실리콘층을 형성시킬 필요가 없다. 즉, 본 실시예에서는 컨택홀(24) 상에 비정질 실리콘층 또는 폴리 실리콘층과 같은 실리콘층을 형성한다. 이하에서는 비정질 실리콘층(25)을 형성하는 것을 상정하여 설명한다. 이때 공정 원리상 컨택홀(24) 상에만 비정질 실리콘층(25)을 선택적으로 형성할 수는 없으므로 층간 절연층(23) 상에 형성되는 비정질 실리콘층은 에치백 공정, CMP(Chemical Mechanical Polishing) 공정 등을 통하여 제거한다. 만일 층간 절연층(23) 상에 형성되는 비정질 실리콘층을 추가적으로 제거하는 단계를 피하려면 도 1의 (a)에서와 같이 컨택홀 상에 SEG 공정을 이용하여 단결정 실리콘층을 형성하면 되지만, SEG 공정 사용과 관련하여 공정 단가가 올라가는 문제점이 있다.
도 2의 (b)는 층간 절연층(23) 및 비정질 실리콘층(25) 상에 촉매로 금속층(26)을 형성하는 단계이다. 금속층(26)은 Ni, Al, Ti, Ag, Au, Co, Sb, Pd, Cu 중 어느 하나 또는 둘 이상의 금속을 포함할 수 있으나, SRAM의 전체 제조 공정을 고려할 때 Ni을 사용하는 것이 바람직하다. 금속층(26)의 형성 방법은 특별히 제한되지 않으나, 통상적으로 반도체 소자 제조시 사용되는 방법을 사용하는 것이 바람직하다. 예를 들어, 열 증착 또는 스퍼터링과 같은 물리 증착법이나 LPCVD 또는 PECVD와 같은 화학 증착법에 의해 형성할 수 있다.
금속층(26)의 두께는 도 2의 (d) 단계에서 형성될 비정질 실리콘층(28)의 두께에 따라 결정된다. 비정질 실리콘층의 두께가 증가할수록 필요한 금속층의 두께도 증가한다. 금속층(26)의 두께를 미세하게 조절할 필요가 있는 경우에는 화학 증착법을 이용하여 금속층(26)을 형성하는 것이 바람직하다.
한편, 본 발명에서와 같이 금속 촉매를 이용하는 방식은 비정질 실리콘의 저온 결정화가 가능하다는 장점이 있으나 TFT의 액티브 영역(active region)에 상당량의 금속이 함유됨으로써 누설 전류가 많이 증가한다는 단점이 있다. 따라서, 이러한 금속 오염을 방지하기 위해서는 가능한 도포되는 금속 촉매의 양을 적게 할 필요가 있다. 이를 위해서는 금속층(26)의 두께를 원자층 단위 이하로 조절해야 하는 경우도 있을 수 있으며, 이러한 경우에는 원자층 단위 증착법(atomic layer deposition)법을 이용하여 금속층(26)을 형성하는 것이 바람직하다. 여기서 금속층의 두께를 원자층 단위 이하로 조절한다는 의미는 금속 원자 한 층이 균일하게 전면적에 도포되는 경우뿐만 아니라 금속 원자가 드문드문 도포되는 경우도 포함한다. 물론 원자층 단위 증착법 이외에도 금속층의 두께를 원자층 단위 이하로 조절할 수 있는 다른 도포 방법을 사용하는 것도 가능하다.
도 2의 (c)는 비정질 실리콘층(25) 및 금속층(26)을 열처리하여 비정질 실리 콘층(25) 상에만 금속 실리사이드층(27)을 형성하는 단계이다. 이때, 열처리 온도는 250 내지 500℃, 열처리 시간은 30 내지 60분, 열처리 분위기는 Ar, Ne, He, N2 가스와 같은 불활성 분위기로 하는 것이 바람직하다. 그 후 금속 실리사이드 반응이 일어나지 않는 층간 절연층(23) 상의 금속층(26)을 제거한다. 제거 방법은 습식 식각(wet etching)법을 사용하며 SPM(Sulfuric Peroxide Mixtute) 용액으로 금속층만 선택 제거한다.
도 2의 (d)는 층간 절연층(23) 및 금속 실리사이드층(27) 상에 비정질 실리콘층(28)을 형성하는 단계이다. 비정질 실리콘층의 두께는 1,000 내지 2,000Å의 범위로 하는 것이 바람직하다. 상술한 바와 같이 LPCVD법이나 PECVD법을 사용하여 비정질 실리콘층을 형성하는 것이 일반적이다.
도 2의 (e)는 비정질 실리콘층(28)을 결정화 열처리하여 폴리 실리콘층(29)을 형성하는 단계이다. 이 과정에서 컨택홀(24) 상에 이미 형성되어 있던 비정질 실리콘층(25) 역시 폴리 실리콘층(29)으로 결정화될 수 있다. 이때, 도 2의 (c) 단계에서 형성한 금속 실리사이드(27)가 결정화의 촉매 역할을 한다. 다시 말하여, 열처리 과정에서 금속 실리사이드가 비정질 실리콘층(25, 28) 내를 확산해 가면서 비정질 실리콘이 결정화되어 폴리 실리콘이 된다.
본 발명에서 열처리 온도는 400 내지 700℃의 범위인 것이 바람직한데, 열처리 온도가 너무 낮으면 결정화에 소요되는 시간이 길어지므로 생산성(처리량)이 저하되는 점을 고려해야 하고, 열처리 온도가 너무 높으면 SRAM의 써말 버짓(thermal budget)이 증가하는 점을 고려해야 한다. 열처리 시간은 열처리 온도에 따라 결정된다. 본 발명에서 열처리 시간은 1 내지 10 시간의 범위인 것이 바람직한데, 열처리 시간이 너무 짧으면 폴리 실리콘의 결정성이 나빠진다는 점을 고려해야 하고, 열처리 시간이 너무 길면 생산성이 저하되는 점을 고려해야 한다. 상술한 점을 모두 고려해 보았을 때 550℃에서 약 3시간 이상, 600℃에서 약 1 시간 이상의 조건으로 열처리하여 비정질 실리콘을 결정화시키는 것이 바람직하다. 물론 상기 열처리 시간은 컨택홀 사이의 거리에 따라 다소 달라질 수 있다. 본 발명에서 열처리시 분위기는 불활성 가스 분위기인 것이 바람직한데, 이때 사용되는 불활성 가스로는 Ar, Ne, He, N2 가스를 포함한다.
도 3은 본 발명의 제2 실시예에 따른 SRAM의 제조 방법을 나타내는 도면이다. 본 실시예는 컨택홀 상에 실리콘층을 형성하기 전에 먼저 금속층을 형성한다는 점에서 제1 실시예와 차이가 있다.
도 3의 (a)는 SRAM의 MOSFET을 제조한 후 층간 절연층(33) 및 컨택홀(34)을 형성하는 단계이다. 상기 단계와 관련된 내용은 종래기술에서 설명한 바 있으므로 상세한 설명은 생략한다[도 1의 (a) 및 (b) 설명 내용 참조].
도 3의 (b)는 층간 절연층(33) 및 컨택홀(34) 상에 금속층(35)을 형성하는 단계이다. 상기 단계와 관련된 내용은 제1 실시예에서 설명한 바 있으므로 상세한 설명은 생략한다[도 2의 (b) 설명 내용 참조].
도 3의 (c)는 소스/드레인(32)에 해당하는 컨택홀(34)의 하부 실리콘층 및 금속층(35)을 열처리하여 소스/드레인(32) 상에만 금속 실리사이드층(36)을 형성하는 단계이다. 상기 단계와 관련된 내용은 제1 실시예에서 설명한 바 있으므로 상세한 설명은 생략한다[도 2의 (c) 설명 내용 참조].
도 3의 (d)는 층간 절연층(33) 및 컨택홀(34) 상에 비정질 실리콘층(37)을 형성하는 단계이다. 상기 단계와 관련된 내용은 제1 실시예에서 설명한 바 있으므로 상세한 설명은 생략한다[도 2의 (d) 설명 내용 참조].
도 3의 (e)는 비정질 실리콘층(37)을 결정화 열처리하여 폴리 실리콘층(38)을 형성하는 단계이다. 상기 단계와 관련된 내용은 제1 실시예에서 설명한 바 있으므로 상세한 설명은 생략한다[도 2의 (e) 설명 내용 참조].
지금까지 본 발명에 따른 방법은 SRAM을 예로 들여 설명하였지만 SRAM 이외에도 반도체 소자에 폴리 TFT가 구성요소로 포함되는 경우에는 본 발명에 따른 폴리 실리콘 제조 방식을 적용할 수 있다.
본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 특허청구범위의 범위 내에 속하는 것으로 보아야 한다.
본 발명에 따른 SRAM의 제조 방법은 비정질 실리콘의 결정화에 필요한 열처리 온도 및 열처리 시간을 크게 줄일 수 있어서 SRAM 제조 공정의 써멀 버짓을 줄 일 수 있고 SRAM의 생산성을 향상시키는 효과가 있다. 또한, 본 발명에 따른 SRAM의 제조 방법은 씨드 형성을 위한 고가의 공정을 사용할 필요가 없어서 SRAM의 제조 단가를 낮추는 효과가 있다.
Claims (18)
- 반도체 소자의 제조 방법에 있어서,반도체 기판 상에 상기 반도체 소자를 이루는 트랜지스터를 형성하는 제1 단계;상기 트랜지스터 상에 절연층을 형성하는 제2 단계;상기 절연층을 선택적으로 제거하여 상기 트랜지스터의 소정의 영역을 노출시키는 컨택 홀을 형성하는 제3 단계;상기 컨택 홀 상에 실리콘층을 형성하는 제4 단계;상기 절연층 및 상기 실리콘층 상에 금속층을 형성하는 제5 단계;상기 실리콘층 및 상기 금속층을 열처리하여 금속 실리사이드층을 형성하는 제6 단계;상기 금속층을 제거하는 제7 단계;상기 절연층 및 상기 금속 실리사이드층 상에 비정질 실리콘층을 형성하는 제8 단계;상기 비정질 실리콘층을 열처리하여 폴리 실리콘층을 형성하는 제9 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 제5 단계에서 상기 금속층은 Ni, Al, Ti, Ag, Au, Co, Sb, Pd, Cu 중 어느 하나 또는 둘 이상의 금속을 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 제5 단계에서 상기 금속층은 화학증착법을 이용하여 형성하는 것을 특징으로 하는 방법.
- 제3항에 있어서,상기 제5 단계에서 상기 금속층은 원자층 단위 증착법(atomic layer deposition)법을 이용하여 형성하는 것을 특징으로 하는 방법.
- 삭제
- 제1항에 있어서,상기 제6 단계에서 열처리 온도는 250 내지 500℃, 열처리 시간은 30 내지 60분, 열처리 분위기는 불활성 가스 분위기인 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 제7 단계에서 상기 금속층은 SPM(Sulfuric Peroxide Mixtute) 용액에 의해 제거되는 것을 특징으로 하는 방법.
- 삭제
- 제1항에 있어서,상기 제9 단계에서 열처리 온도는 400 내지 700℃, 열처리 시간은 1 내지 10 시간, 열처리 분위기는 불활성 가스 분위기인 것을 특징으로 하는 방법.
- 반도체 소자의 제조 방법에 있어서,반도체 기판 상에 상기 반도체 소자를 이루는 트랜지스터를 형성하는 제1 단계;상기 트랜지스터 상에 절연층을 형성하는 제2 단계;상기 절연층을 선택적으로 제거하여 상기 트랜지스터의 소정의 실리콘층을 노출시키는 컨택 홀을 형성하는 제3 단계;상기 절연층 및 상기 컨택 홀 상에 금속층을 형성하는 제4 단계;상기 컨택 홀이 형성되어 노출된 상기 실리콘층 및 상기 금속층을 열처리하여 금속 실리사이드층을 형성하는 제5 단계;상기 금속층을 제거하는 제6 단계;상기 절연층 및 상기 컨택홀 상에 비정질 실리콘층을 형성하는 제7 단계;상기 비정질 실리콘층을 열처리하여 폴리 실리콘층을 형성하는 제8 단계를 포함하는 것을 특징으로 하는 방법.
- 제10항에 있어서,상기 제4 단계에서 상기 금속층은 Ni, Al, Ti, Ag, Au, Co, Sb, Pd, Cu 중 어느 하나 또는 둘 이상의 금속을 포함하는 것을 특징으로 하는 방법.
- 제10항에 있어서,상기 제4 단계에서 상기 금속층은 화학증착법을 이용하여 형성하는 것을 특징으로 하는 방법.
- 제12항에 있어서,상기 제4 단계에서 상기 금속층은 원자층 단위 증착법(atomic layer deposition)법을 이용하여 형성하는 것을 특징으로 하는 방법.
- 삭제
- 제10항에 있어서,상기 제5 단계에서 열처리 온도는 250 내지 500℃, 열처리 시간은 30 내지 60분, 열처리 분위기는 불활성 가스 분위기인 것을 특징으로 하는 방법.
- 제10항에 있어서,상기 제6 단계에서 상기 금속층은 SPM(Sulfuric Peroxide Mixtute) 용액에 의해 제거되는 것을 특징으로 하는 방법.
- 삭제
- 제10항에 있어서,상기 제8 단계에서 열처리 온도는 400 내지 700℃, 열처리 시간은 1 내지 10 시간, 열처리 분위기는 불활성 가스 분위기인 것을 특징으로 하는 방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070011375A KR100851438B1 (ko) | 2007-02-05 | 2007-02-05 | 반도체 소자의 제조 방법 |
| JP2009546327A JP5380305B2 (ja) | 2007-01-18 | 2008-01-18 | 半導体素子の製造方法 |
| US12/523,306 US7928008B2 (en) | 2007-01-18 | 2008-01-18 | Method for fabricating semiconductor device |
| CN2008800025139A CN101589463B (zh) | 2007-01-18 | 2008-01-18 | 半导体器件的制造方法 |
| PCT/KR2008/000340 WO2008088199A1 (en) | 2007-01-18 | 2008-01-18 | Method for fabricating semiconductor device |
| TW097103711A TWI359478B (en) | 2007-02-05 | 2008-01-31 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070011375A KR100851438B1 (ko) | 2007-02-05 | 2007-02-05 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080072983A KR20080072983A (ko) | 2008-08-08 |
| KR100851438B1 true KR100851438B1 (ko) | 2008-08-11 |
Family
ID=39882925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070011375A KR100851438B1 (ko) | 2007-01-18 | 2007-02-05 | 반도체 소자의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR100851438B1 (ko) |
| TW (1) | TWI359478B (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR0160545B1 (ko) * | 1994-12-05 | 1999-02-01 | 양승택 | 실리사이드를 이용한 컨택 및 비어 플러그의 제조방법 |
| KR20010036018A (ko) * | 1999-10-05 | 2001-05-07 | 윤종용 | 반도체 장치의 비트라인 콘택 및 그 형성 방법 |
| KR100744689B1 (ko) | 2006-02-22 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
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2007
- 2007-02-05 KR KR1020070011375A patent/KR100851438B1/ko not_active IP Right Cessation
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2008
- 2008-01-31 TW TW097103711A patent/TWI359478B/zh not_active IP Right Cessation
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| KR100744689B1 (ko) | 2006-02-22 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080072983A (ko) | 2008-08-08 |
| TWI359478B (en) | 2012-03-01 |
| TW200839959A (en) | 2008-10-01 |
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|
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