KR20060015196A - 박막트랜지스터 제조 방법 - Google Patents

박막트랜지스터 제조 방법 Download PDF

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KR20060015196A
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Abstract

본 발명은 비정질 실리콘층상에 실리콘 질화막인 캡핑층을 형성할 때, 암모니아와 실란의 가스 비를 제어하여 질소와 실리콘의 비율이 제어된 실리콘 질화막을 형성하고, 질소와 실리콘의 비율로 금속 촉매의 확산되는 양 또는 밀도를 제어하여 비정질 실리콘의 결정화 정도를 조절함으로서 결정립의 크기를 제어하여 원하는 크기를 갖는 다결정 실리콘층으로 형성된 박막트랜지스터 제조 방법에 관한 것이다.
본 발명의 박막트랜지스터 제조 방법은 절연 기판을 준비하는 단계; 상기 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층상에 암모니아/실란 가스의 비가 소정의 값을 갖는 공정 조건으로 캡핑층을 형성하는 단계; 상기 캡핑층상에 금속 촉매층을 형성하는 단계; 및 상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계를 포함하여 이루어진 박막트랜지스터 제조 방법에 기술적 특징이 있다.
따라서, 본 발명의 박막트랜지스터 제조 방법은 비정질 실리콘층상에 암모니아/실란 가스의 비를 조절하여 실리콘과 질소의 비율을 조절한 질화막 캡핑층을 형성함으로서, 금속 촉매가 질화막 캡핑층을 확산하는 정도가 달라지게 되고, 이에 따라 비정질 실리콘층의 결정화 정도를 조절할 수 있어 결정립의 크기 및 결정립 크기의 균일도를 원하는 데로 조절할 수 있을 뿐만 아니라 다결정 실리콘층의 금속 오염을 최소화할 수 있는 효과가 있다.
캡핑층, 질화막, SGS 결정화법

Description

박막트랜지스터 제조 방법{Method fabricating thin film transistor}
도 1a 내지 도 1e는 본 발명에 의한 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 공정의 단면도.
도 2a 내지 도 2c는 캡핑층 형성시 암모니아/실란 가스 비의 변화에 따른 결정립의 크기가 달라지는 것을 보여 주는 광학 현미경의 사진.
도 3은 캡핑층 형성시 암모니아/실란 가스 비의 변화에 따른 다결정 실리콘의 결정립 크기의 변화를 추세선으로 표시한 그래프.
도 4는 본 발명에 의해 제조된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도.
<도면의 주요부분에 대한 부호의 설명>
103 : 비정질 실리콘층 104 : 캡핑층
105 : 금속 촉매층 106 : 제1열처리 공정
108 : 시드 109 : 제2열처리 공정
110 : 다결정 실리콘층
본 발명은 박막트랜지스터 제조 방법에 관한 것으로, 보다 자세하게는 비정질 실리콘층상에 실리콘 질화막인 캡핑층을 형성할 때, 암모니아와 실란의 가스비를 제어하여 질소와 실리콘의 비율이 제어된 실리콘 질화막을 형성하고, 질소와 실리콘의 비율로 금속 촉매의 확산되는 양 또는 밀도를 제어하여 비정질 실리콘의 결정화 정도를 조절함으로서 결정립의 크기를 제어하여 원하는 크기 및 균일도를 갖는 다결정 실리콘층으로 형성된 박막트랜지스터 제조 방법에 관한 것이다.
디스플레이 장치에 사용되는 박막 트랜지스터는 일반적으로 유리, 석영 등의 투명 기판에 비정질(amorphous) 실리콘을 증착시키고, 상기 비정질 실리콘층을 탈수소처리한 후, 상기 비정질 실리콘층을 결정화하여 반도체층을 형성한다.
이때, 박막 트랜지스터의 소오스, 드레인 및 채널 영역을 구성하는 반도체층은 유리등의 투명 기판 상에 화학 기상 증착(Chemical Vapor Deposition)법을 사용하여 비정질 실리콘층을 증착시켜 형성된다. 그러나 화학 기상 증착법 등의 방법에 의하여 직접 기판에 증착된 실리콘은 수소의 함유가 약 12%인 비정질 실리콘층이 형성됨으로 낮은 전자 이동도(electron mobility)를 가질 뿐만 아니라 이러한 낮은 전자 이동도를 가지는 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 결정질 구조의 실리콘층으로 결정화할 때, 상기 함유된 수소에 의해 실리콘층이 수소의 터짐에 의해 손상을 입게된다. 결정화시 발생하는 수소의 터짐 현상을 방지하 기 위해서 탈수소의 공정을 진행하게 되는데 일반적으로 로(Furnace)에서 수십분 내지 수시간 동안 약 400℃이상의 온도에서 열처리하여 탈수소처리를 실행한다. 그리고 이어서, 상기 탈수소화 처리된 비정질 실리콘층을 결정화하기 위한 결정화 공정을 실시하게 된다.
상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 실리콘층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이고, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 방법을 이용하여 실리콘층을 결정화시키는 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로서, 기판에 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이 저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라, 다결정화된 표면의 돌기(extrusion)이 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있고, 상기 금속 유도 결정화법 또는 금속 유도 측면 결정화법으로 결정화하는 경우에는 많은 양의 금속 촉매가 결정화된 다결정 실리콘층에 잔류하여 박막트랜지스터의 반도체층의 누설 전류를 증가시키는 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 비정질 실리콘층상에 암모니아/실란 가스의 비를 조절하여 실리콘과 질소의 비율을 조절한 질화막 캡핑층을 형성함으로서, 금속 촉매가 질화막 캡핑층을 확산하는 정도가 달라지게 되고, 이에 따라 비정질 실리콘층의 결정화 정도를 조절할 수 있어 결정립의 크기 및 결정립 크기의 균일도를 원하는 데로 조절할 수 있을 뿐만 아니라 다결정 실리콘층의 금속 오염을 최소화되도록 하는 박막트랜지스터 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 절연 기판을 준비하는 단계; 상기 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층상에 암모니아/실란 가스의 비가 소정의 값을 갖는 공정 조건으로 캡핑층을 형성하는 단계; 상기 캡핑층상에 금속 촉매층을 형성하는 단계; 및 상기 기판을 열처리하여 상기 비정질 실리콘층을 다결 정 실리콘층으로 결정화하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해 달성된다.
또한, 본 발명의 상기 목적은 상기 결정화하는 단계 이후, 상기 캡핑층을 제거하는 단계; 및 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고, 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 상기 암모니아/실란 가스비는 10 내지 150임을 특징으로 하는 박막트랜지스터 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 상기 다결정 실리콘층의 결정립 평균 크기는 35 내지 50㎛임을 특징으로 하는 박막트랜지스터 제조 방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1a 내지 도 1e는 본 발명에 의한 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
먼저, 도 1a는 기판상에 버퍼층 및 비정질 실리콘층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 절연 기판(101)상에 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막 또는 질화막의 단층 또는 복층으로 버퍼층(Buffer layer)(102)을 형성한다. 이때 상기 버퍼층은 하부 기판에서 발생하 는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이어서, 상기 버퍼층상에 비정질 실리콘층(103)을 형성한다. 이때 상기 비정질 실리콘층은 일반적으로 화학적 기상 증착법에 의해 형성하게 되는데, 화학적 기상 증착법에 의해 형성된 비정질 실리콘층은 수소와 같은 가스를 함유하게 되고, 이러한 가스는 전자 이동도를 감소시키는 등의 문제를 발생시킴으로 탈수소 처리를 진행하여 비정질 실리콘층 내에 수소가 잔류하지 않도록 하는 탈수소 공정을 진행한다.
다음, 도 1b는 상기 비정질 실리콘층상에 캡핑층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 비정질 실리콘층상에 금속 촉매의 확산을 제어하는 캡핑층(Capping layer)(104)을 형성한다. 상기 캡핑층은 화학적 기상 증착법으로 질소와 실리콘으로 구성된 질화물(SiNx)로 100 내지 1500Å의 두께로 형성한다. 따라서, 상기 캡핑층은 화학적 기상 증착법으로 질화물을 형성할 때, 암모니아(NH3)와 실란(SiH4)의 가스비를 조절하여 캡핑층 내의 질소와 실리콘의 비율을 조절할 수 있다. 즉, 암모니아 가스의 비를 증가시키면(실란의 비를 감소시키면), 캡핑층 내의 질소의 비율은 증가하는 반면, 실리콘의 비율은 감소하고, 암모니아 가스의 비를 감소시키면(실란의 비를 증가시키면), 캡핑층 내의 질소의 비율은 증가하는 반면, 실리콘의 비율은 감소하게 된다. 따라서, 화학적 기상 증착법에 의해 형성되는 캡핑층의 화학적 조성은 암모니아 가스와 실란 가스의 비율에 의해 결정된 다.
비정질 실리콘층이 형성된 기판을 화학적 증기 증착 장치에 장입하고, 0.4 내지 0.7 W/㎠의 파워 밀도, 1000 내지 2000mTorr의 공정 압력, 300 내지 650℃의 공정 온도 및 1000 내지 3000sccm의 질소 가스 유량의 공통 공정 조건 하에서 암모니아 가스를 1000 내지 3000sccm 및 실란 가스를 10 내지 300sccm의 가스 유량으로 변화시켜 캡핑층을 형성한다. 즉, 암모니아 가스와 실란 가스의 비가 10 내지 150으로 캡핑층을 형성한다.
상기 암모니아 가스와 실란 가스의 비가 10 내지 150인 공정 조건으로 질화막인 캡핑층을 형성하는 경우, 상기 가스 비가 작아질 수록 캡핑층 내의 실리콘의 비율이 높아지게 되고, 상기 캡핑층 내의 실리콘의 비율이 높아질 수록 금속 촉매의 확산 정도가 낮아지게 되어 비정질 실리콘층으로 확산되는 금속 촉매의 양은 아주 적게 되고, 이로 인해 다결정 실리콘의 크기가 커지게 된다.
다음, 도 1c는 상기 캡핑층상에 금속 촉매층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 캡핑층상에 금속 촉매를 증착하여 금속 촉매층(105)을 형성한다. 상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt 중 어느 하나 이상을 이용한다. 이때, 상기 금속 촉매층은 상기 금속 촉매를 캡핑층상에 1012 내지 1015 atoms/㎠의 면밀도를 갖도록 50 내지 10000Å의 두께로 스퍼터링 장치로 형성한다. 이때, 상기 금속 촉매층은 얇게 형성할 수록 우수한 특성을 갖는 박막트랜지스터를 얻을 수 있는데, 이는 상기 금속 촉 매층의 금속 촉매가 결정화 공정 이후에 다결정 실리콘층에 잔류하게 되어 누설 전류 증가와 같은 문제점을 일으키기 때문이다.
이때, 상기 금속 촉매들 중 니켈(Ni)을 이용하여 금속 촉매층을 형성하는 것이 가장 바람직한데, 이는 상기 니켈이 비정질 실리콘층을 다결정 실리콘층으로 형성하는데 가장 적합하기 때문이다.
다음, 도 1d는 상기 기판을 제1열처리하여 금속 촉매를 비정질 실리콘층의 표면을 확산 또는 침투시키는 공정의 단면도이다. 도에서 보는 버퍼층, 비정질 실리콘층, 캡핑층 및 금속 촉매층이 형성된 기판을 제1열처리(106)하여 금속 촉매층의 금속 촉매 중 일부를 비정질 실리콘층의 표면으로 확산 또는 침투(107)시켜 금속 실리사이드를 형성하여 결정화에 필요한 시드(seed)(108)을 형성한다. 이때, 상기 제1열처리 공정은 200 내지 600℃의 온도에서 열처리한다.
이때, 상기 금속 촉매의 비정질 실리콘층 표면으로의 확산은 상기 캡핑층을 형성하는 공정에서 형성된 캡핑층의 특성(특히, 암모니아와 실란의 가스비에 의한 캡핑층 내의 질소와 실리콘의 비율에 의한 캡핑층의 특성)에 의해 좌우된다.
즉, 암모니아와 실란의 가스 비에 의해 질소 비율 또는 실리콘 비율이 결정된 캡핑층을 확산 또는 침투하여 통과하는 금속 촉매의 양은 같은 열처리 공정 조건에서 캡핑층 내의 실리콘의 비율이 높아질 수록 적어지고, 캡핑층 내의 실리콘의 비율이 낮아질 수록 높아진다.
따라서, 캡핑층 내의 질소 및 실리콘의 비율에 의해 비정질 실리콘 표면의 결정화 시드의 양이 결정되는데, 실리콘의 비율이 높을 수록(질소의 비율이 낮을 수록)을 시드의 양은 적어지고, 실리콘의 비율이 낮을 수록(질소의 비율이 높을 수록)을 시드의 양은 많아지게 된다. 이때, 상기 실리콘의 비율이 높다는 것은 암모니아/실란 가스의 비가 낮아지는 것(즉, 본 발명에서의 가스 비가 10으로 작아지는 것)을 의미하고, 실리콘의 비율이 낮다는 것은 암모니아/실란 가스의 비가 높아지는 것(즉, 본 발명에서의 가스 비가 150으로 커지는 것)을 의미한다.
이어서, 상기 금속 촉매층을 제거하는 공정을 진행한다. 상기 제1열처리로 비정질 실리콘층 표면에 시드를 형성한 후, 더 이상의 금속 촉매의 비정질 실리콘층으로의 확산 또는 침투가 발생하지 않도록 상기 금속 촉매층을 제거하는 것이 바람직하다. 또한 상기 캡핑층 역시 제거하여도 무방하나, 캡핑층 제거시 비정질 실리콘 표면의 시드 역시 제거될 수 있고, 비정질 실리콘의 표면이 노출되어 오염 또는 산화와 같은 문제점이 발생되지 않도록 하기 위해서는 상기 캡핑층을 제거하지 않는 것이 바람직하다.
다음, 도 1e는 상기 기판을 제2열처리하여 결정화하는 공정의 단면도이다. 도에서 보는 바와 같이 비정질 실리콘층의 표면에 결정화에 필요한 시드가 형성된 기판을 제2열처리(109)하여 상기 비정질 실리콘층을 다결정 실리콘층(110)으로 결정화하는 공정의 단면도이다. 이때, 상기 제2열처리 공정은 400 내지 1300℃의 온도 범위에서 상기 기판을 열처리하여 상기 금속 실리사이드로 형성된 시드를 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화한다.
이때, 상기 시드의 양에 의해 다결정 실리콘층의 결정립의 크기와 결정립의 균일도가 결정되게 되는데, 상기에서 상술한 바와 같이 시드의 양이 적을 수록 결 정립의 크기가 크고, 시드의 양이 많을 수록 결정립계의 크기의 균일도는 높아지는 다결정 실리콘층을 형성할 수 있다.
도 2a 내지 도 2c는 캡핑층 형성시 암모니아/실란 가스 비의 변화에 따른 결정립의 크기가 달라지는 것을 보여 주는 광학 현미경의 사진이다.
먼저, 도 2a는 캡핑층을 형성할 때, 암모니아/실란 가스의 비가 20인 공정 조건으로 형성한 후, 결정화하였을 때의 평균 결정립의 크기를 보여주는 광학 현미경의 사진으로, 다결정 실리콘의 결정립의 평균 크기가 30㎛을 갖는 것을 볼 수 있다.
다음, 도 2b는 캡핑층을 형성할 때, 암모니아/실란 가스의 비가 40인 공정 조건으로 형성한 후, 결정화하였을 때의 평균 결정의 크기를 보여주는 광학 현미경의 사진으로, 다결정 실리콘의 결정립의 평균 크기가 15㎛을 갖는 것을 볼 수 있다.
다음, 도 2c는 캡핑층을 형성할 때, 암모니아/실란 가스의 비가 80인 공정 조건으로 형성한 후, 결정화하였을 때의 평균 결정의 크기를 보여주는 광학 현미경의 사진으로, 다결정 실리콘의 결정립의 평균 크기가 8㎛을 갖는 것을 볼 수 있다.
상기와 같은 결과를 이용하여 캡핑층 형성시 암모니아/실란 가스의 비에 따라 변화하는 다결정 실리콘층의 결정립 크기를 추세선 그래프로 표시할 수 있는데, 이를 도 3에서 나타내고 있다. 도 3에서 보는 바와 같으 암모니아/실란 가스의 비가 10으로 작아질 수록 결정립의 크기는 50㎛까지 점점 더 커지는 것을 볼 수 있고, 150으로 크질 수록 결정립의 크기는 3㎛까지 점점 작아지는 것을 볼 수 있다. 하지만 암모니아/실란 가스의 비가 10미만으로 작아지면 결정립의 크기는 이론상으로는 결정립의 크기가 50㎛ 이상인 아주 큰 다결정 실리콘층을 형성할 수 있으나, 결정화 시간이 너무 길뿐만 아니라 결정립 크기의 균일도가 작아지는 단점이 있고, 암모니아/실란 가스의 비가 150이상으로 커지게 되면 결정화 시간은 짧아지고, 결정립 크기의 균일도는 증가하지만 결정립의 크기가 너무 작아지는 단점이 있어, 전자의 이동도가 현저히 작아지는 문제점이 발생하게 된다. 상기와 같이 암모니아/실란 가스의 비에 따라 결정립의 크기가 커지거나, 결정립의 크기 균일도가 커지는 이유는 암모니아/실란 가스의 비에 따라 캡핑층의 질소와 실리콘의 비가 달라지게 되는데, 암모니아/실란 가스의 비가 커지면 캡핑층 내의 질소의 비가 커지게 되고, 이에 따라, 캡핑층을 통과하는 금속 촉매의 양이 많아지게 되는 반면, 암모니아/실란 가스의 비가 작아지면 캡핑층 내의 실리콘의 비가 커지게 되고, 이에 따라, 캡핑층을 통과하는 금속 촉매의 양은 작아지게되기 때문이다. 이때, 캡핑층 내의 실리콘은 상기 금속 촉매의 확산 또는 침투를 방해하게 되는데, 이는 캡핑층 내의 실리콘이 캡핑층을 확산 또는 침투하여 통과하고 있는 금속 촉매와 결합하여 금속 실리사이드를 형성함으로서, 금속 촉매의 확산 또는 침투를 저지하기 때문이다.
따라서, 본 발명은 절연 기판상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘상에 0.4 내지 0.7 W/㎠의 파워 밀도, 1000 내지 2000mTorr의 공정 압력, 300 내지 650℃의 공정 온도 및 1000 내지 3000sccm의 질소 가스 유량의 공통 공정 조건하에서 암모니아 가스를 1000 내지 3000sccm 및 실란 가스를 10 내지 300sccm의 가스 유량(즉, 암모니아 가스와 실란 가스의 비가 10 내지 150으로)의 공정 변 화로 캡핑층을 형성한 후, 상기 캡핑층상에 금속 촉매층을 형성하고, 열처리하여 상기 비정질 실리콘층을 결정립의 평균 크기가 3 내지 50㎛인 다결정 실리콘층을 형성하는 방법을 제공한다.
다음, 도 4는 본 발명에 의해 제조된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 캡핑층을 제거하고, 상기 다결정 실콘층을 패터닝하여 반도체층(201)을 형성한 후, 상기 기판 전면에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 구성된 게이트 절연막(202)을 형성한 후, 게이트 전극(203), 층간절연막(204) 및 소오스/드레인 전극(205)을 형성하여 박막트랜지스터를 제조한다.
본 발명에 의해 제조된 박막트랜지스터는 반도체층의 결정립 크기 및 결정립 크기의 균일도를 조절할 수 있어, 요구되는 특성에 따라 결정립 크기 및 결정립 크기의 균일도를 원하는 데로 제어할 수 있다.
또한 본 발명에 의해 제조된 박막트랜지스터의 반도체층은 비정질 실리콘층상에 캡핑층을 형성하고, 상기 캡핑층상에 금속 촉매층을 형성한 후, 열처리하여 상기 금속 촉매를 이용하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 SGS(Super Grain Silicon) 결정화법을 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 패터닝하여 형성하였다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양 한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막트랜지스터 제조 방법은 비정질 실리콘층상에 암모니아/실란 가스의 비를 조절하여 실리콘과 질소의 비율을 조절한 질화막 캡핑층을 형성함으로서, 금속 촉매가 질화막 캡핑층을 확산하는 정도가 달라지게 되고, 이에 따라 비정질 실리콘층의 결정화 정도를 조절할 수 있어 결정립의 크기 및 결정립 크기의 균일도를 원하는 데로 조절할 수 있을 뿐만 아니라 다결정 실리콘층의 금속 오염을 최소화할 수 있는 효과가 있다.

Claims (15)

  1. 절연 기판을 준비하는 단계;
    상기 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층상에 암모니아/실란 가스의 비가 소정의 값을 갖는 공정 조건으로 캡핑층을 형성하는 단계;
    상기 캡핑층상에 금속 촉매층을 형성하는 단계; 및
    상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계
    를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 결정화하는 단계 이후,
    상기 캡핑층을 제거하는 단계; 및
    상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고, 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  3. 제 1 항에 있어서,
    상기 암모니아/실란 가스비는 10 내지 150임을 특징으로 하는 박막트랜지스터 제조 방법.
  4. 제 3 항에 있어서,
    상기 다결정 실리콘층의 결정립 평균 크기는 3 내지 50㎛임을 특징으로 하는 박막트랜지스터 제조 방법.
  5. 제 1 항에 있어서,
    상기 공정 조건은 0.4 내지 0.7 W/㎠의 파워 밀도, 1000 내지 2000mTorr의 공정 압력, 300 내지 650℃의 공정 온도 및 1000 내지 3000sccm의 질소 가스의 공정 유량을 더 포함함을 특징으로 하는 박막트랜지스터 제조 방법.
  6. 제 1 항에 있어서,
    상기 캡핑층은 100 내지 1500Å의 두께로 형성함을 특징으로 하는 박막트랜지스터 제조 방법.
  7. 제 1 항에 있어서,
    상기 금속 촉매층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt 중 어느 하나 이상을 이용하여 형성함을 특징으로 하는 박막트랜지스터 제조 방법.
  8. 제 1 항에 있어서,
    상기 금속 촉매층은 캡핑층상에 1012 내지 1015 atoms/㎠의 면밀도를 갖도록 50 내지 10000Å의 두께로 형성함을 특징으로 하는 박막트랜지스터 제조 방법.
  9. 제 1 항에 있어서,
    상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계는 상기 기판을 제1열처리하여 금속 촉매층 내의 금속 촉매를 비정질 실리콘층의 표면으로 확산 또는 침투시켜 시드를 형성하는 단계와 상기 기판을 제2열처리하여 상기 시드에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 단계임을 특징으로 하는 박막트랜지스터 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1열처리 공정은 200 내지 600℃의 온도에서 열처리함을 특징으로 하는 박막트랜지스터 제조 방법.
  11. 제 9 항에 있어서,
    상기 제2열처리 공정은 400 내지 1300℃의 온도 범위에서 열처리함을 특징으로 하는 박막트랜지스터 제조 방법.
  12. 제 1 항에 있어서,
    상기 캡핑층은 상기 암모니아/실란 가스의 비에 따라 질소와 실리콘의 비가 결정됨을 특징으로 하는 박막트랜지스터 제조 방법.
  13. 제 12 항에 있어서,
    상기 캡핑층의 질소와 실리콘의 비에 따라 다결정 실리콘의 결정립 크기가 결정됨을 특징으로 하는 박막트랜지스터 제조 방법.
  14. 제 13 항에 있어서,
    상기 캡핑층의 실리콘의 비가 커지면 다결정 실리콘층의 결정립 크기의 균일도가 커짐을 특징으로 하는 박막트랜지스터 제조 방법.
  15. 제 13 항에 있어서,
    상기 캡핑층의 실리콘의 비가 작아지면 다결정 실리콘층의 결정립 크기가 커짐을 특징으로 하는 박막트랜지스터 제조 방법.
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