KR100700501B1 - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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KR100700501B1 KR1020060005891A KR20060005891A KR100700501B1 KR 100700501 B1 KR100700501 B1 KR 100700501B1 KR 1020060005891 A KR1020060005891 A KR 1020060005891A KR 20060005891 A KR20060005891 A KR 20060005891A KR 100700501 B1 KR100700501 B1 KR 100700501B1
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forming
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양태훈
서진욱
이기용
유철호
박영은
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삼성에스디아이 주식회사
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Abstract

본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 더욱 상세하게는 기판을 제공하는 단계와, 상기 기판 상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층 상에 굴절율이 1.90 내지 1.94인 캡핑층을 형성하는 단계와, 상기 캡핑층 상에 금속 촉매층을 형성하는 단계 및 상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법에 관한 것이다.
SGS 결정화법, 캡핑층, 굴절율

Description

박막트랜지스터의 제조방법{Fabricating method of thin film transistor}
도 1a 내지 도 1c는 본 발명에 따른 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
도 2는 암모니아 가스/실란 가스의 비에 따른 결정립의 크기를 나타내는 그래프이다.
도 3a 및 도 3b는 본 발명에 따라 형성된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
101. 기판 102. 버퍼층
103. 비정질 실리콘층 104. 캡핑층
105. 금속 촉매층 106. 열처리
107. 확산 108. 시드
109. 다결정 실리콘층 201. 반도체층
202. 게이트 절연막 203. 게이트 전극
204. 층간 절연막 205. 소오스/드레인 전극
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 결정화하여 굴절율이 1.90 내지 1.94인 질화막으로 형성된 캡핑층을 형성하며, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 결정화함으로써 결정립의 크기가 크고 잔류하는 금속 촉매의 양이 미량인 다결정 실리콘층을 제조할 수 있을 뿐만 아니라, 또한, 상기 캡핑층의 굴절율을 제어함으로써 다결정 실리콘층의 특성을 제어할 수 있는 박막트랜지스터의 제조방법에 관한 것이다.
디스플레이 장치에 사용되는 박막 트랜지스터는 일반적으로 유리, 석영 등의 투명 기판에 비정질(amorphous) 실리콘층을 증착시키고, 상기 비정질 실리콘층을 탈수소 처리한 후, 상기 비정질 실리콘층을 결정화하여 반도체층을 형성한다.
이때, 박막트랜지스터의 소오스/드레인 영역 및 채널 영역을 구성하는 반도체층은 유리 등의 투명 기판 상에 화학 기상 증착(Chemical Vapor Deposition)법을 이용하여 비정질 실리콘층을 증착시켜 형성된다. 그러나, 화학 기상 증착법 등의 방법에 의하여 직접 기판에 증착된 실리콘은 수소 함유량이 약 12%인 비정질 실리콘층이 형성되어 낮은 전자 이동도(electron mobility)를 가질 뿐만 아니라, 이러한 낮은 전자 이동도를 가지는 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 결정질 구조의 실리콘층으로 결정화할 때, 상기 함유된 수소에 의해 실리콘 층이 수소의 터짐에 의해 손상을 입게 된다. 상기와 같이 결정화 시 발생하는 수소의 터짐 현상을 방지하기 위해서 탈수소 공정을 진행하게 되는데, 일반적으로 로(Furnace)에서 수 십분 내지 수 시간 동안 약 400℃ 이상의 온도에서 열처리하여 탈수소 처리를 실행한다. 그리고 이어서, 상기 탈수소화 처리된 비정질 실리콘층을 결정화하기 위한 결정화 공정을 실시하게 된다.
상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질 즉, 유리의 변형 온도인 약 700℃ 이하의 온도에서 비정질 실리콘층을 수 시간 내지 수십 시간에 걸쳐 어닐링 하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차적으로 실리콘의 결정화를 유도하는 방법을 이용하여 실리콘층을 결정화시키는 방법이다.
그러나, 상기한 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(extrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있으며, 상기 금속 유도 결정화법 또는 금속 유도 측면 결정화법으로 결정화하는 경우에는 많은 양의 금속 촉매가 결정화된 다결정 실리콘층에 잔류하여 박막트랜지스터의 누설 전류를 증가시키는 등의 반도체층의 특성이 저하되는 단점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 결정화하여 굴절율이 1.90 내지 1.94인 질화막으로 형성된 캡핑층을 형성하며, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 결정화함으로써 결정립의 크기가 크고 잔류하는 금속 촉매의 양이 미량인 다결정 실리콘층을 제조할 수 있을 뿐만 아니라, 또한, 상기 캡핑층의 굴절율을 제어함으로써 다결정 실리콘층의 특성을 제어할 수 있는 박막트랜지스터의 제조방법을 제공함에 본 발명의 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은,
기판을 제공하는 단계;
상기 기판 상에 비정질 실리콘층을 형성하는 단계;
상기 비정질 실리콘층 상에 굴절율이 1.90 내지 1.94인 캡핑층을 형성하는 단계;
상기 캡핑층 상에 금속 촉매층을 형성하는 단계; 및
상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;를 포함하는 박막트랜지스터의 제조방법에 의해서 달성된다.
또한, 상기한 본 발명의 목적은,
상기 결정화하는 단계 이후, 상기 캡핑층을 제거하는 단계;
상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계; 및
상기 기판 상에 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 형성하는 단계;를 더 포함하는 박막트랜지스터의 제조방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용, 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1a 내지 도 1c는 본 발명에 의한 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
먼저, 도 1a는 기판 상에 버퍼층을 형성하고, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 공정의 단면도이다.
도 1a에 도시된 바와 같이, 플라스틱 또는 유리와 같은 기판(101) 상에 화학 적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막 또는 질화막의 단층 또는 복층으로 버퍼층(Buffer layer)(102)을 형성한다. 이때, 상기 버퍼층(102)은 하부 기판(101)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화 시 열의 전달 속도를 조절함으로써 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(102) 상에 비정질 실리콘층(103)을 형성한다. 이때, 상기 비정질 실리콘층(103)은 일반적으로 화학적 기상 증착법에 의해 형성하게 되는데, 화학적 기상 증착법에 의해 형성된 비정질 실리콘층(103)은 수소와 같은 가스를 함유하게 되고, 이러한 가스는 전자 이동도를 감소시키는 등의 문제를 발생시키므로 탈수소 처리를 하여 비정질 실리콘층(103) 내에 수소가 잔류하지 않도록 하는 탈수소 공정을 진행한다.
도 1b는 상기 기판 상에 캡핑층을 형성하는 공정의 단면도이다.
도 1b에 도시된 바와 같이, 비정질 실리콘층(103)이 형성된 기판(101) 상에 캡핑층(104)을 형성한다. 이때, 상기 캡핑층(104)은 화학적 기상 증착법을 이용하여 실리콘 질화막으로 형성하게 된다. 상기 캡핑층(104)은 굴절율이 1.78 내지 1.94의 범위에서 적절한 값을 선택하여 형성하게 되면 원하는 다결정 실리콘층을 제조할 수 있는데, 바람직하게는 1.90 내지 1.94의 범위에서 적절한 굴절율을 갖는 캡핑층(104)을 형성하면 결정립의 크기가 크고 잔류하는 금속 촉매의 양이 미량인 다결정 실리콘층을 얻을 수 있으며 전자 이동도가 좋고 원하는 균일도를 갖는 특성이 우수한 박막트랜지스터를 제조할 수 있다.
이때, 상기 캡핑층(104)은 화학적 기상 증착법의 여러 공정 조건들에 의해 캡핑층(104)의 특성이 변화하게 되는데, 이러한 특성 변화는 이후 공정에서 금속 촉매의 확산 또는 침투에 많은 영향을 주게 되고 상기 비정질 실리콘층(103)의 결정화에도 많은 영향을 주게 된다.
즉, 상기 캡핑층(104)을 화학적 기상 증착법으로 형성할 때의 중요 변수들 즉, 실란 가스의 유량, 암모니아 가스의 유량 및 파워를 변화시킴에 따라 상기 캡핑층(104)의 특성을 변화시킬 수 있다. 이때, 상기 캡핑층(104)은 100 내지 1500Å의 두께로 형성한다.
도 1c는 상기 캡핑층 상에 금속 촉매층을 형성하는 공정의 단면도이다.
도 1c에 도시된 바와 같이, 상기 캡핑층(104) 상에 금속 촉매를 증착하여 금속 촉매층(105)을 형성한다.
이때, 상기와 같이 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 상기 금속 촉매를 비정질 실리콘층과 캡핑층의 계면으로 이동시켜 시드를 형성하며, 상기 시드를 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화시키는 방법을 SGS(Super Grain Silicon) 결정화법이라고 한다. 또한, 본 발명에 있어서 상기 캡핑층은 열처리 공정시 상기 금속 촉매의 확산 및 침투를 제어하여 결정화에 기여하는 금속 촉매의 양 또는 농도를 제어하는 절연막으로 정의한다.
이때, 상기 금속 촉매층(105)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 로 이루어진 군에서 선택되는 어느 하나 이상의 금속 촉 매를 증착하여 1011 내지 1015 atoms/㎠의 면밀도로 형성한다. 이때, 상기 금속 촉매층(105)은 니켈(Ni)로 형성하는 것이 바람직한데, 이는 상기 니켈이 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 것이 더 쉽기 때문이다.
이어서, 상기 기판(101)을 열처리(106)하여 상기 비정질 실리콘층을 결정화하는 공정을 진행한다. 이때, 상기 열처리 공정은 두 번에 걸쳐 진행하게 되는데, 제1 열처리 공정은 200 내지 600℃의 온도 범위에서 열처리하여 상기 금속 촉매층(105) 내의 금속 촉매를 캡핑층(104)으로 확산(107)하여 캡핑층(104)과 비정질 실리콘층의 계면으로 이동하여 결정화의 시드(seed)(108)를 형성한다. 그리고, 제2 열처리 공정은 400 내지 1300℃의 온도 범위에서 열처리하여 상기 캡핑층(104)과 비정질 실리콘층의 계면에 존재하는 시드(seed)(108)에 의해 상기 비정질 실리콘층이 다결정 실리콘층(109)으로 결정화된다.
이때, 상기 다결정 실리콘층(109)은 상기 시드(108)의 생성 위치 또는 밀도에 따라 결정립의 크기와 균일도가 결정되는데, 이러한 시드(108)의 위치 또는 밀도는 상기 캡핑층(104)의 특성 및 금속 촉매층(105)의 면밀도와 관계 있다. 그러나 상기 금속 촉매층(105)의 면밀도는 증착 장치의 한계에 의해 금속 촉매층(105)의 면밀도를 제어하는 데에는 한계가 있다.
따라서, 상기 캡핑층(104)의 특성을 제어하여 상기 시드(108)의 생성 위치 또는 밀도를 제어하여 다결정 실리콘층(109)의 결정립 크기 및 균일도를 직접적으로 제어할 수 있다. 특히, 상기 캡핑층(104)의 특성은 본 발명에서 이용되는 화학 적 기상 증착법의 공정 조건들을 제어함으로써 조절 가능한데, 상기 공정 조건들을 변화시켜 캡핑층(104)을 형성하고, 결정화 공정을 진행한 실험예를 이하 제시한다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
하기 실험예와 비교예는 본 발명에 따른 캡핑층을 구성하는 물질의 굴절율에 따른 비정질 실리콘층의 결정화 정도에 대한 특성 등을 살펴보기 위한 예이다.
<실험예 1>
도 1a 및 도 1b에서 도시된 바와 같이, 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 버퍼층을 화학적 기상 증착법을 이용하여 1700W의 공정 파워, 암모니아(NH3) 가스/실란(SiH4) 가스의 비가 20:1인 공정 조건으로 질화막인 캡핑층을 형성한 결과, 상기 캡핑층의 굴절율(Reflective Index)은 엘립소미터(ellipsometer) 장비인 Jobin Yvon(호리바(Horiba) 사)으로 측정시 1.8870임을 알 수 있다.
<실험예 2>
도 1a 및 도 1b에 도시된 바와 같이, 기판 상에 비정질 실리콘층을 형성하 고, 상기 비정질 실리콘층 상에 버퍼층을 화학적 기상 증착법을 이용하여 1700W의 공정 파워, 암모니아 가스/실란 가스의 비가 40:1의 공정 조건으로 질화막인 캡핑층을 형성한 결과, 상기 캡핑층의 굴절율은 엘립소미터(ellipsometer) 장비인 Jobin Yvon(호리바(Horiba) 사)으로 측정시 1.8870임을 알 수 있다.
<실험예 3>
도 1a 및 도 1b에 도시된 바와 같이, 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 버퍼층을 화학적 기상 증착법을 이용하여 1700W의 공정 파워, 암모니아 가스/실란 가스의 비가 80:1의 공정 조건으로 질화막인 캡핑층을 형성한 결과, 상기 캡핑층의 굴절율은 엘립소미터(ellipsometer) 장비인 Jobin Yvon(호리바(Horiba) 사)으로 측정시 1.8094임을 알 수 있다.
<실험예 4>
도 1a 및 도 1b에 도시된 바와 같이, 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 버퍼층을 화학적 기상 증착법을 이용하여 700W의 공정 파워, 암모니아 가스/실란 가스의 비가 20:1의 공정 조건으로 질화막인 캡핑층을 형성한 결과, 상기 캡핑층의 굴절율은 엘립소미터(ellipsometer) 장비인 Jobin Yvon(호리바(Horiba) 사)으로 측정시 1.8514임을 알 수 있다.
<실험예 5>
도 1a 및 도 1b에 도시된 바와 같이, 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 버퍼층을 화학적 기상 증착법을 이용하여 700W의 공정 파워, 암모니아 가스/실란 가스의 비가 40:1의 공정 조건으로 질화막인 캡핑층을 형성한 결과, 상기 캡핑층의 굴절율은 엘립소미터(ellipsometer) 장비인 Jobin Yvon(호리바(Horiba) 사)으로 측정시 1.8467임을 알 수 있다.
<실험예 6>
도 1a 및 도 1b에 도시된 바와 같이, 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 버퍼층을 화학적 기상 증착법을 이용하여 700W의 공정 파워, 암모니아 가스/실란 가스의 비가 80:1의 공정 조건으로 질화막인 캡핑층을 형성한 결과, 상기 캡핑층의 굴절율은 엘립소미터(ellipsometer) 장비인 Jobin Yvon(호리바(Horiba) 사)으로 측정시 1.8428임을 알 수 있다.
<실험예 7>
도 1a 및 도 1b에 도시된 바와 같이, 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 버퍼층을 화학적 기상 증착법을 이용하여 1700W의 공정 파워, 암모니아 가스/실란 가스의 비가 5:1의 공정 조건으로 질화막인 캡핑층을 형성한 결과, 상기 캡핑층의 굴절율은 엘립소미터(ellipsometer) 장비인 Jobin Yvon(호리바(Horiba) 사)으로 측정시 1.9098임을 알 수 있다.
<비교예 1>
도 1a 및 도 1b에 도시된 바와 같이, 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 버퍼층을 화학적 기상 증착법을 이용하여 700W의 공정 파워, 암모니아 가스/실란 가스의 비가 5:1의 공정 조건으로 질화막인 캡핑층을 형성한 결과, 상기 캡핑층의 굴절율은 엘립소미터(ellipsometer) 장비인 Jobin Yvon(호리바(Horiba) 사)으로 측정시 1.9430임을 알 수 있다.
상기의 <실험예 1> 내지 <실험예 7> 및 <비교예 1>의 결과를 정리하면, <실험예 1> 내지 <실험예 3>에서 보는 바와 같이 공정 파워가 1700W로 일정할 때, 암모니아/실란의 가스 비가 20:1, 40:1 및 80:1로 증가함에 따라 굴절율이 Jobin Yvon으로 측정시 1.8870, 1.8870 및 1.8094로 감소하는 것을 볼 수 있고, <실험예 4> 내지 <실험예 6>에서 보는 바와 같이 공정 파워를 700W로 일정하게 유지하고, 암모니아/실란의 가스비가 20:1, 40:1 및 80:1로 증가함에 따라 굴절율이 Jobin Yvon으로 측정시 1.8514, 1.8467 및 1.8428로 점점 감소한다.
따라서, 암모니아/실란의 가스 비가 증가할수록 캡핑층의 굴절율은 감소하는 것을 볼 수 있다.
또한, 상기 <실험예 1> 내지 <실험예 3>과 <실험예 4> 내지 <실험예 6>을 동시에 비교해 보면, 같은 암모니아/실란의 가스 비에서는 공정 파워가 큰 실험예에서 캡핑층의 굴절율이 큰 경향(이때, 상기 <실험예 3>과 <실험예 6>에서 공정 파워가 증가하였으나 굴절율이 감소하는 경향을 보이나, 이는 공정 파워가 낮음으로 인 한 오차인 것으로 보인다.)을 보인다.
한편, <실험예 7>과 <비교예 1>의 결과를 비교하면, 암모니아/실란의 가스비를 5:1로 일정하게 유지하고 공정 파워를 각각 1700W와 700W로 하였을 때에는 굴절율은 각각 1.9098에서 1.9430으로 증가하나, 상기 <비교예 1>에서 알 수 있는 바와 같이 굴절율이 1.9430 이상인 경우 결정화가 이루어지지 않음을 알 수 있다.
이때, 상기 <실험예 1> 내지 <실험예 3> 및 <실험예 7>과 같은 공정 조건으로 캡핑층을 형성한 후, 도 1c에 도시된 바와 같은 방법으로 결정화를 진행한 후, 다결정 실리콘층을 형성하고, 상기 다결정 실리콘층의 결정립 크기를 측정하여 정리한 것을 도 2의 그래프로 나타내었다. 도 2에서 보는 바와 같이 암모니아 가스/실란 가스의 비가 80:1에서 5:1까지 감소함에 따라 다결정 실리콘층의 결정립 크기가 커지는 것을 볼 수 있는데, 이는 상기 <실험예 1> 내지 <실험예 3> 및 <실험예 7>과 도 2를 서로 비교하면, 암모니아 가스/실란 가스의 비가 감소할 때, 캡핑층의 굴절율은 감소한다. 즉, 캡핑층의 굴절율이 감소함에 따라 다결정 실리콘층의 결정립 크기는 커진다.
따라서, 상기 실험예와 비교예에서 얻은 결과를 정리하여 굴절율과 결정립의 크기와의 관계를 살펴보면, 굴절율이 1.94로 커질수록 결정립의 크기는 작아지는 것을 볼 수 있고, 1.94 이상인 1.9430에서는 결정화가 일어나지 않는데, 이는 상기 <비교예 1>에 의해 형성된 캡핑층을 이용하여 결정화 공정을 진행하는 경우에는 비정질 실리콘층이 다결정 실리콘층으로 형성되지 않기 때문에 결정화를 위해서는 캡핑층의 굴절율이 1.94 보다 크면 바람직하지 않고, 또한, 상기 굴절율이 1.78 미만 일 때에는 결정립의 크기가 너무 커져서 원하는 특성의 다결정 실리콘층을 제조할 수 없고 상기 1.78 미만의 굴절율을 갖는 캡핑층도 바람직하지 않다는 것을 알 수 있다.
따라서, SGS 결정화법에서 실리콘 질화막으로 형성된 캡핑층을 형성할 경우, 굴절율을 1.78 내지 1.94의 범위에서 적절한 값을 선택하여 형성하게 되면 원하는 다결정 실리콘층을 제조할 수 있는데, 바람직하게는 1.90 내지 1.94의 범위에서 적절한 굴절율을 갖는 캡핑층을 형성하면, 결정립의 크기가 크고 잔류하는 금속 촉매의 양이 미량인 다결정 실리콘층을 얻을 수 있으며 전자 이동도가 좋고 원하는 균일도를 갖는 특성이 우수한 박막트랜지스터를 제조할 수 있다.
상기와 같이 암모니아/실란의 가스비가 낮고, 공정 파워가 클수록 굴절율이 커지는 이유는 캡핑층 내의 실리콘의 비율이 높아지기 때문이고, 상기 실리콘의 비율이 높아져서 캡핑층 내의 확산 및 침투가 어려워지기 때문에 캡핑층과 비정질 실리콘층의 계면이 시드의 형성 밀도가 낮아지게 되기 때문에 결정립의 크기가 커지게 되고, 균일도가 높아지게 된다. 이상과 같은 결과를 [표 1]에 정리하였다.
Figure 112006004103266-pat00001
도 3a 및 도 3b는 상기와 같은 방법으로 형성된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다.
먼저, 도 3a는 상기 금속 촉매층 및 캡핑층을 제거한 후, 반도체층을 형성한 공정의 단면도이다.
도 3a에 도시된 바와 같이, 결정화 공정이 끝난 후 기판(101) 상에 존재하는 금속 촉매층(도 1c의 105) 및 캡핑층(도 1c의 104)을 제거한 후, 상기 다결정 실리콘층(도 1c의 109)을 패터닝하여 반도체층(201)을 형성한다.
도 3b는 상기 반도체층에 게이트 절연막, 게이트 전극, 층간 절연막 및 소오스/드레인 전극을 형성하는 공정의 단면도이다.
도 3b를 참조하면, 상기 반도체층(201)이 형성된 기판(101) 상에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층의 게이트 절연막(202)을 형성한다.
이어서, 기판(101) 상에 게이트 전극 형성 물질을 증착하고 패터닝하여 게이트 전극(203)을 형성한다.
계속해서, 상기 기판(101) 상에 하부와 상부의 소자를 절연하고 보호하는 층간절연막(204)을 형성한 후, 상기 반도체층(201)의 일부를 노출시키도록 상기 층간절연막(204) 및 게이트 절연막(202)의 일부를 식각하여 콘택홀을 형성한다.
이어서, 상기 콘택홀을 채우는 소오스/드레인 전극 형성 물질을 기판(101) 전면에 형성하고, 상기 소오스/드레인 전극 형성 물질을 패터닝하여 소오스/드레인 전극(205)을 형성하여 박막트랜지스터를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
상기한 바와 같이 본 발명에 따르면, SGS 결정화법으로 결정화 시, 질화막인 캡핑층의 굴절율을 1.90 내지 1.94로 제어함으로써 결정립의 크기가 큰 반도체층을 얻을 수 있고, 전자 이동도가 클 뿐만 아니라 잔류하는 금속 촉매의 양이 적어 누설 전류가 낮으며, 다결정 실리콘층의 결정립 크기를 캡핑층의 굴절율로 제어할 수 있어 원하는 크기 및 균일도를 갖는 다결정 실리콘층을 얻을 수 있어 특성이 우수하고, 상기 특성을 제어할 수 있는 박막트랜지스터를 제조할 수 있는 효과가 있다.

Claims (10)

  1. 기판을 제공하는 단계;
    상기 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 굴절율이 1.90 내지 1.94인 캡핑층을 형성하는 단계;
    상기 캡핑층 상에 금속 촉매층을 형성하는 단계; 및
    상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 제 1항에 있어서,
    상기 결정화하는 단계 이후,
    상기 캡핑층을 제거하는 단계;
    상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계; 및
    상기 기판 상에 게이트 절연막, 게이트 전극, 층간 절연막 및 소오스/드레인 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 제 1항에 있어서,
    상기 금속 촉매층을 형성하는 단계는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택되는 어느 하나 이상의 금속 촉매를 증착하는 단계임을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 제 1항에 있어서,
    상기 금속 촉매층을 형성하는 단계는 금속 촉매를 1011 내지 1015 atoms/㎠의 면밀도로 형성하는 단계임을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 제 1항에 있어서,
    상기 열처리는 제1 열처리 공정 및 제2 열처리 공정으로 이루어져 있음을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제 5항에 있어서,
    상기 제1 열처리 공정은 200 내지 600℃의 온도 범위에서 열처리하는 공정이고, 상기 제2 열처리 공정은 400 내지 1300℃의 온도 범위에서 열처리하는 공정임 을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제 1항에 있어서,
    상기 게이트 절연막은 100 내지 1500Å의 두께로 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제 1항에 있어서,
    상기 캡핑층은 실리콘 질화막임을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제 1항에 있어서,
    상기 캡핑층을 형성하는 단계는 공정파워가 700W 내지 1700W의 범위에서 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 1항에 있어서,
    상기 캡핑층을 형성하는 단계는 암모니아 가스/실란 가스의 비가 80:1 내지 5:1의 범위에서 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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JPH04305940A (ja) * 1991-04-02 1992-10-28 Seiko Epson Corp 薄膜トランジスタの製造方法
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