KR100731765B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents
박막트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100731765B1 KR100731765B1 KR1020060051546A KR20060051546A KR100731765B1 KR 100731765 B1 KR100731765 B1 KR 100731765B1 KR 1020060051546 A KR1020060051546 A KR 1020060051546A KR 20060051546 A KR20060051546 A KR 20060051546A KR 100731765 B1 KR100731765 B1 KR 100731765B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- capping layer
- silicon layer
- amorphous silicon
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 52
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 title description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 58
- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000003054 catalyst Substances 0.000 claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
- 239000010409 thin film Substances 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 239000010408 film Substances 0.000 claims description 50
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 abstract description 14
- 239000010410 layer Substances 0.000 description 191
- 238000002425 crystallisation Methods 0.000 description 29
- 230000008025 crystallization Effects 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 239000012535 impurity Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000007715 excimer laser crystallization Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006356 dehydrogenation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910021654 trace metal Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Crystallography & Structural Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Recrystallisation Techniques (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 절연 기판상에 게이트 전극 및 게이트 절연막을 형성하고 상기 게이트 절연막 상에 비정질 실리콘층을 형성한 후, 캡핑층 및 금속 촉매층을 형성하며, 상기 절연 기판을 열처리하여 비정질 실리콘층을 다결정 실리콘층으로 형성한 후, 식각 저지층 및 소오스/드레인 영역과 소오스/드레인 전극을 형성하여 SGS 결정화법으로 결정화된 채널영역을 갖는 바텀 게이트 구조의 박막트랜지스터 및 그 제조 방법에 관한 것이다.
바텀 게이트, SGS 결정화법, 캡핑층, 식각 저지층
Description
도 1a 및 도 1b는 종래의 박막트랜지스터를 제조하는 공정을 나타내는 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 박막트랜지스터를 제조하는 공정을 순서적으로 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 21, 101. 기판 12, 22, 102. 버퍼층
13. 반도체층 14, 24, 104. 게이트 절연막
15, 23, 103. 게이트 전극 16. 층간 절연막
17, 28, 114. 소오스/드레인 전극 25. 비정질실리콘층 패턴
26, 112. 식각 저지층 106, 106'. 캡핑층
106a, 106a'. 제1 캡핑층 106b, 106b'. 제2 캡핑층
107. 금속촉매층 108. 열처리
109. 침투 109a, 109b. 결정화 방향
110. 시드(seed) 111. 다결정실리콘층
27, 113. 고농도 불순물이 주입된 실리콘층 105. 비정질실리콘층
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 절연 기판상에 게이트 전극 및 게이트 절연막을 형성하고 상기 게이트 절연막 상에 비정질 실리콘층을 형성한 후, 캡핑층 및 금속 촉매층을 형성하며, 상기 절연 기판을 열처리하여 비정질 실리콘층을 다결정 실리콘층으로 형성한 후, 식각 저지층 및 소오스/드레인 영역과 소오스/드레인 전극을 형성하여 SGS 결정화법으로 결정화된 채널영역을 갖는 바텀 게이트 구조의 박막트랜지스터 및 그 제조 방법에 관한 것이다.
디스플레이 장치에 사용되는 박막 트랜지스터는 일반적으로 유리, 석영 등의 투명 기판에 비정질(amorphous) 실리콘을 증착시키고 상기 비정질 실리콘을 탈수소처리한 후, 채널을 형성하기 위한 불순물을 이온주입하고, 상기 비정질 실리콘을 결정화하여 반도체층을 형성한다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결정화 법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘이 다결정 실리콘을 상 변화가 유도되는 현상을 이용하는 방법이고, 금속유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차적으로 실리콘의 결정화를 유도하는 방법을 이용하여 실리콘층을 결정화시키는 방법이다.
도 1a 및 도 1b는 종래의 박막트랜지스터의 제조 공정 단면도이다.
먼저, 도 1a는 탑 게이트(top gate)형 박막트랜지스터의 제조 공정을 나타내는 단면도이다.
도 1을 참조하면, 유리 또는 플라스틱과 같은 절연 기판(11) 상에 가스 또는 수분의 침투를 막기 위한 버퍼층(12)을 형성하고, 상기 버퍼층(12) 상에 비정질 실리콘층을 형성한다.
이어서, 상기에서 상술한 결정화법으로 상기 비정질 실리콘층을 결정화한 후, 패터닝하여 다결정 실리콘층으로 구성된 반도체층(13)을 형성하고, 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 게이트 절연막(14)을 형성한다.
다음으로, 상기 기판(11) 상에 도전체 물질로 게이트 전극(15)을 형성하고, 절연막으로 층간절연막(16)을 형성한다.
이어서, 상기 층간절연막(16) 및 게이트 절연막(14)의 소정 영역을 식각하여 상기 반도체층(13)의 소정 영역을 오픈시키는 콘택홀을 형성한 후, 소오스/드레인 전극(17)을 형성하여 탑 게이트형 박막트랜지스터를 완성한다.
도 1b는 바텀 게이트(bottom gate)형 박막트랜지스터의 제조 공정을 나타내는 단면도이다.
도 1b를 참조하면, 유리 또는 플라스틱과 같은 절연 기판(21)상에 버퍼층(22)을 형성하고, 상기 기판(21) 전면에 금속 물질을 형성한 후, 패터닝하여 게이트 전극(23)을 형성한다.
이어서, 상기 기판(21) 전면에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 게이트 절연막(24)을 형성한다.
다음으로, 상기 기판(21) 전면에 비정질 실리콘층을 증착한 후, 패터닝하여 비정질 실리콘층 패턴(25)을 형성한다.
이어서, 상기 기판(21) 전면에 절연막을 형성한 후, 패터닝하여 상기 비정질 실리콘층 패턴(25)에서 채널 영역의 상부에 식각 저지층(etch stopper)(26)을 형성한다.
그 다음, 상기 기판(21) 전면에 고농도 불순물이 주입된 비정질 실리콘층을 형성한 후, 포토레지스트 패턴과 상기 식각 저지층(26)을 이용하여 패터닝하여 고농도 불순물이 주입된 비정질 실리콘층 패턴(27)을 형성하여 소오스/드레인 영역을 정의한다.
이어서, 상기 기판(21) 전면에 도전성 금속을 증착한 후, 포토레지스트 패턴과 상기 식각 저지층(26)을 이용하여 상기 도전성 금속을 패터닝하여 소오스/드레인 전극(28)을 형성하여 바텀 게이트형 박막트랜지스터를 완성한다.
그러나, 상기한 종래의 탑 게이트형 박막트랜지스터는 여러 가지 결정화 방법을 이용하여 다결정 실리콘층으로 구성된 반도체층을 형성하여 박막트랜지스터의 온/오프(On/Off)의 속도가 빠를 뿐만 아니라 전자 이동도가 높은 장점을 갖고 있는 반면, 제조 공정이 복잡하다는 공정상의 문제점이 있고, 또한, 게이트 절연막과 반도체층의 계면이 노출되어 오염되거나 결함이 발생하기 쉽다는 단점이 있다.
한편, 바텀 게이트형 박막트랜지스터는 제조 공정이 단순하고, 게이트 절연막과 채널 영역의 계면이 노출되지 않는 장점이 있는 반면, 결정화가 어려워 비정질 실리콘층으로 채널 영역을 형성함으로써, 동작 속도 및 전자 이동도가 낮다는 문제점이 있다.
한편, 금속 촉매를 사용하는 결정화법으로는 금속 유도 결정화법 및 금속 유도 측면 결정화법의 단점인 반도체층의 금속에 의한 오염을 방지하기 위하여 덮개층을 이용한 결정화 방법으로 다결정실리콘층을 제조하는 방법(대한민국 공개특허 제2003-0060403호)이 개발되었다. 상기 방법은 기판 상에 금속 촉매층을 형성하고, 그 위에 캡핑층을 형성시킨 다음, 상기 캡핑층 상에 비정질 실리콘층을 형성하여 열처리 혹은 레이저를 이용해서 금속 촉매를 캡핑층을 통해서 비정질 실리콘층으로 확산시켜 시드를 형성시킨 후, 이를 이용하여 다결정 실리콘층을 얻어내는 방법이다. 상기 방법은 금속 촉매가 덮개층을 통하여 확산되기 때문에 필요 이상의 금속 오염을 막을 수 있다는 장점이 있다.
그러나, 상기의 결정화 방법은 금속 촉매의 균일한 농도 제어가 어렵고, 결정화 위치 및 결정립의 크기를 제어하기 어렵다는 문제점이 있으며, 특히 그레인 크기와 위치를 제어(control)할 경우에도 얼라인(align)을 위한 별도의 마스크가 추가되어 공정비용이 증가되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 바텀 게이트(bottom gate)형 박막트랜지스터 구조에서 바텀 게이트(bottom gate)를 형성하기 위해 기판 상에 형성된 얼라인 마크(또는, 상기 게이트 자체를 얼라인 마크로 이용할 수도 있다.)를 이용하여 캡핑층의 개구부를 형성하고 이를 이용하여 SGS 결정화하여 비정질 실리콘층을 결정화함으로써, 탑 게이트(top gate)형 박막트랜지스터 구조에서 종래의 다결정 실리콘층의 시드 제어(seed control)를 위해 별도의 마스크로 얼라인 마크를 형성하던 작업을 제거하여 공정적으로 단순하며 비용이 감소되는 박막트랜지스터의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 박막트랜지스터의 제조방법은,
기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 비정질 실리콘층을 형성하는 단계;
상기 비정질 실리콘층 상에 게이트 전극이 형성된 영역의 외측에 개구부가 형성되고 2 이상의 층으로 구성된 캡핑층을 형성하는 단계;
상기 캡핑층 상에 금속 촉매층을 형성하는 단계;
상기 기판을 열처리하여 비정질 실리콘층을 다결정 실리콘층으로 형성하는 단계; 및
및 상기 기판상에 소오스/드레인 영역 및 소오스/드레인 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법과,
상기 개구부는 게이트를 형성하기 위해 기판 상에 형성된 얼라인 마크를 이용하여 형성하는 것과,
상기 개구부는 게이트 전극을 얼라인 마크로 이용하여 형성하는 것과,
상기 캡핑층은 제1 캡핑층과 제2 캡핑층으로 되어 있되, 상기 제1 캡핑층은 실리콘 질화막으로 형성하고 상기 제2 캡핑층은 실리콘 산화막으로 형성하는 것과,
상기 제2 캡핑층에는 개구부가 형성되어 있는 것과,
상기 캡핑층은 제1 캡핑층과 제2 캡핑층으로 되어 있되, 상기 제1 캡핑층은 실리콘 산화막으로 형성하고 상기 제2 캡핑층은 실리콘 질화막으로 형성하는 것과,
상기 제1 캡핑층에는 개구부가 형성되어 있는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부하는 도면을 참조하여 더욱 상세하게 설명하면 다음과 같다.
(실시예 1)
도 2a 내지 도 2d는 본 발명에 따른 박막트랜지스터 제조 공정의 실시예를 설명하기 위한 단면도이다.
먼저, 도 2a는 기판 상에 버퍼층 및 게이트 전극을 형성하는 공정의 단면도이다.
도 2a를 참조하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(101)상에 버퍼층(102)을 형성하고, 상기 버퍼층(102) 상에 게이트 전극 형성 물질을 형성한 후, 패터닝하여 게이트 전극(103)을 형성한다. 이때 상기 버퍼층(102)은 상기 기판(101)에서 발생하는 수분 또는 불순물의 확산을 방지하는 역할을 한다.
다음, 도 2b는 상기 게이트 전극이 형성된 기판 상에 게이트 절연막, 비정질 실리콘층, 캡핑층 및 금속 촉매층을 순차적으로 형성하는 공정의 단면도이다.
도 2b를 참조하면, 게이트 전극(103)이 형성된 기판(101) 상에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 이루어진 게이트 절연막(104)을 형성하고, 상기 게이트 절연막(104) 상에 비정질 실리콘층(105)을 형성한다. 이때, 상기 비정질 실리콘층(105)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용하여 형성할 수 있다. 또한 상기 비정질 실리콘층(105)을 형성할 때 또는 형성한 후에 탈수소처리 공정을 진행하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
이어서, 상기 비정질 실리콘층(105) 상에 실리콘 산화막과 실리콘 질화막의 적층 구조로 이루어진 캡핑층(106)을 형성한다. 상기 캡핑층(106)은 제1 캡핑층(106a)과 제2 캡핑층(106b)으로 구성되어 있고 상기 제2 캡핑층(106b)에는 개구부(Ⅰ)가 형성되어 있는데, 실리콘 산화막 보다는 실리콘 질화막에서 금속 촉매의 확산이 쉽게 이루어지므로 본 발명의 캡핑층(106)은 비정질 실리콘층(105) 상에 형성되어 있는 제1 캡핑층(106a)을 실리콘 질화막으로 형성하고 상기 제2 캡핑층(106b)을 실리콘 산화막으로 형성하며 상기 제2 캡핑층(106b)에 형성되어 있는 개구부(Ⅰ)를 통하여 금속 촉매가 선택적으로 침투할 수 있게 한다.
상기 개구부(Ⅰ)는 후술할 시드(seed)가 원하는 부분에 형성될 수 있도록 제2 캡핑층(106b) 상에 형성하되, 상기 개구부(Ⅰ)는 게이트 전극(103) 형성시 형성된 얼라인 키(align key)를 이용하여 개구부(Ⅰ)가 형성될 위치를 제어하거나, 상기 게이트 전극(103) 자체를 얼라인 마크로 이용하여 상기 개구부(Ⅰ)의 형성 위치를 제어함으로써, 위치를 제어하기 위한 별도의 마스크 공정 없이 상기 개구부(Ⅰ)를 형성할 수 있다.
이때, 도 2b에서는 기판(101) 전면에 비정질 실리콘층(105)을 형성한 후 캡핑층(106)을 형성하는 공정을 진행하였지만, 상기 비정질 실리콘층(105)을 패터닝하여 비정질 실리콘층 패턴을 형성하고 난 후에 상기 캡핑층(106)을 형성하여도 무방하다.
이어서, 상기 캡핑층(106) 상에 금속 촉매층(107)을 형성한다. 이때 상기 금속 촉매층(107)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt 등과 같은 금속 촉매 중 어느 하나 이상을 스퍼터(sputter) 장치와 같은 증착 장치를 이용하여 형성한다. 이때 상기 금속 촉매층(107)은 상기 캡핑층(106) 상에 1011 내지 1015 atoms/㎠의 면밀도로 형성된다. 또한 상기 금속 촉매층(107)은 니켈(Ni)로 형성하는 것이 바람직한데, 이는 상기 니켈이 비정질 실리콘층(105)을 다결정 실리콘층으로 결정화하는데 가장 적합하기 때문이다.
다음, 도 2c는 상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 형성하는 공정의 단면도이다.
도 2c를 참조하면, 상기 기판(101)을 열처리(108)하여 금속 촉매층(107)의 금속 촉매가 상기 캡핑층(106)으로 확산 또는 침투(109)하고 캡핑층(106)과 비정질 실리콘층(105)의 계면으로 이동하여 결정화의 핵인 시드(seed)(110)을 형성하며 상기 시드(110)가 도 2c에 도시된 바와 같은 결정화 방향(109a, 109b)으로 성장함으로써 상기 비정질 실리콘층(105)이 다결정 실리콘층(도 2d의 111)으로 결정화하게 된다. 이때, 상기 열처리 공정은 로(Furnace) 공정, RTA(Rapid Thermal Annealing) 공정, UV 공정, 플라즈마 공정 또는 레이져 공정 등과 같이 기판(101) 전체 또는 상기 캡핑층(106) 및 비정질 실리콘층(105)을 열처리할 수 있는 공정을 이용한다.
이때, 상기 열처리 공정은 두 번에 걸쳐 실시할 수 있는데, 제1 열처리 공정은 상기 금속 촉매가 캡핑층(106)과 비정질 실리콘층(105)의 계면으로 이동하여 시 드(110)를 형성하는 공정이고, 제2 열처리 공정은 상기 시드(110)에 의해 비정질 실리콘층(105)이 다결정 실리콘층(도 2d의 111)으로 결정화하는 공정이다. 이때 제1 열처리 공정의 공정 온도는 200 내지 800℃이고, 제2열처리 공정의 공정 온도는 400 내지 1300℃이다. 또한 상기 제1열처리 공정 이후, 상기 금속 촉매층(107)을 제거하여 제2열처리 공정 동안 금속 촉매의 확산 또는 침투가 발생하지 않도록 한다.
따라서, 상기 캡핑층(106)과 비정질 실리콘층(105)의 계면 상에 생성되는 시드(110)의 갯수, 밀도 또는 위치에 따라 상기 다결정 실리콘층(105)의 결정립의 크기 및 균일도가 결정되는데, 이는 상기 캡핑층(106) 내에서의 금속 촉매의 확산 특성뿐만 아니라 금속 촉매층(107)의 밀도에 의해서도 결정된다. 즉, 상기 금속 촉매층(107)의 밀도가 낮을 수록, 상기 캡핑층(106) 내의 금속 촉매의 확산이 적을 수록(확산되는 양이 너무 적으면 결정화가 일어나지 않음으로 적정한 양은 확산되어야함) 다결정 실리콘층의 결정립 크기는 커지게 된다. 또한, 상기 제2 캡핑층(106b) 상에 형성된 개구부(Ⅰ)의 위치에 따라 비정질 실리콘층이 다결정 실리콘층으로 결정화되는 위치 및 방향이 결정되며, 상기 개구부(Ⅰ)는 게이트 전극(103) 형성시 형성된 얼라인 키(align key)를 이용하여 위치를 제어하거나 상기 게이트 전극(103) 자체를 얼라인 마크로 이용함으로써 위치 제어를 위한 별도의 마스크 없이 공정을 수행할 수 있다.
이때, 상기와 같이 비정질 실리콘층 상에 금속 촉매의 확산 또는 침투를 조절하는 캡핑층과 금속 촉매층을 형성한 후, 열처리하여 상기 비정질 실리콘층을 결 정립의 크기가 큰 다결정 실리콘층으로 형성하는 결정화법을 SGS(Super Grain Silicon) 결정화법이라고 한다.
도 2d는 상기 기판상에 소오스/드레인 영역 및 소오스/드레인 전극을 형성하는 공정의 단면도이다.
도 2d를 참조하면, 상기 캡핑층(도 2c의 106)을 패터닝하여 식각 저지층(112)을 형성하거나, 상기 캡핑층을 제거한 후, 실리콘 산화막 또는 실리콘 질화막 등과 같은 절연막을 형성하고, 패터닝하여 식각 저지층(112)을 형성한다.
이때, 상기 캡핑층을 식각하여 식각 저지층(112)을 형성하는 것이 바람직한데, 이는 상기 캡핑층이 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성되어 있기 때문에 식각 저지층(112)을 형성하기 위한 절연막을 또다시 형성하는 것이 불필요하기 때문이다. 물론 상기 캡핑층에는 금속 촉매가 미량으로 함유되어 있기는 하지만 박막트랜지스터에는 아무런 영향을 미치지 않기 때문에 미량의 금속 촉매는 무시해도 무방하다. 이는 상기 다결정 실리콘층(111)에서 가장 중요한 영역인 게이트 절연막(104)과 다결정 실리콘층(111)의 계면은 상기 미량의 금속 촉매가 영향을 미칠 수 있는 영역인 게이트 절연막(104)과 다결정 실리콘층(111)의 계면의 반대편(즉, 캡핑층과 다결정 실리콘층의 계면)이기 때문에 잔류하는 금속에 의한 문제점은 거의 발생하지 않는다고 볼 수 있다.
이때, 상기 식각 저지층(112)이 형성된 영역 하부의 다결정 실리콘층이 채널 영역으로 정의된다.
이어서, 도 2d에 도시된 바와 같이 상기 기판(101) 상에 고농도 불순물이 주 입된 실리콘층(113)을 형성하고, 패터닝하여 소오스/드레인 영역을 정의한 후, 소오스/드레인 전극 형성 물질을 형성하고, 패터닝하여 소오스/드레인 전극(114)을 형성하거나, 도 2d에는 도시하지 않았지만, 고농도 불순물이 주입된 실리콘층과 소오스/드레인 전극 형성 물질을 순차적으로 형성한 후, 상기 고농도 불순물이 주입된 실리콘층과 소오스/드레인 전극 형성 물질을 동시에 식각하여 소오스/드레인 영역 및 소오스/드레인 전극을 동시에 형성할 수도 있다.
이때, 상기 식각 저지층(112)은 상기 고농도 불순물이 주입된 실리콘층 또는 소오스/드레인 전극 형성 물질을 식각할 때, 상기 다결정 실리콘층(특히, 채널 영역)이 식각되거나 손상을 받지 않도록 하는 역할을 하게 된다. 상기와 같이 식각 저지층(112)을 이용하여 소오스/드레인 전극 형성 물질 및 고농도 불순물이 주입된 실리콘층을 식각하여 소오스/드레인 전극 및 소오스/드레인 영역을 형성하는 공정을 E/S(Etch Stopper) 식각 공정이라고 한다.
(실시예 2)
도 3a는 본 발명의 다른 실시예에 의해 기판 상에 게이트 절연막, 비정질 실리콘층, 캡핑층 및 금속 촉매층을 순차적으로 형성하는 공정의 단면도이다.
본 발명의 실시예 2는 실시예 1과 캡핑층의 구조만 상이하고, 이를 제외한 게이트 절연막과 비정질 실리콘층의 구조 및 그 외 형성 물질은 동일하다.
도 3a를 참조하면, 비정질 실리콘층(105) 상에 실리콘 산화막과 실리콘 질화막의 적층 구조로 이루어진 캡핑층(106')을 형성한다. 상기 캡핑층(106')은 제1 캡 핑층(106a')과 제2 캡핑층(106b')으로 구성되어 있고 상기 제1 캡핑층(106a')에는 개구부(Ⅰ)가 형성되어 있는데, 본 발명의 실시예 2에서는 비정질 실리콘층(105) 상에 형성되어 있는 제1 캡핑층(106a')을 실리콘 산화막으로 형성하고 상기 제2 캡핑층(106b')을 실리콘 질화막으로 형성하며 상기 제1 캡핑층(106a')에 형성되어 있는 개구부(Ⅰ)를 통하여 금속 촉매가 선택적으로 침투할 수 있게 한다.
상기 개구부(Ⅰ)는 실시예 1과 동일하게 게이트 전극(103) 형성시 형성된 얼라인 키를 이용하여 개구부(Ⅰ)가 형성될 위치를 제어하거나, 상기 게이트 전극(103) 자체를 얼라인 마크로 이용하여 상기 개구부(Ⅰ)의 형성 위치를 제어함으로써, 위치를 제어하기 위한 별도의 마스크 공정 없이 상기 개구부(Ⅰ)를 형성할 수 있다.
도 3b는 상기 기판을 열처리하여 상기 비정질 실리콘 층을 다결정 실리콘층으로 형성하는 공정의 단면도이다.
도 3b를 참조하면, 상기 기판(101)을 열처리(108)하여 금속 촉매층(107)의 금속 촉매가 상기 캡핑층(106')으로 확산 또는 침투(109)하고 캡핑층(106')과 비정질 실리콘층(105)의 계면으로 이동하여 결정화의 핵인 시드(seed)(110)을 형성하며 상기 시드(110)가 도 3b에 도시된 바와 같은 결정화 방향(109a, 109b)으로 성장함으로써 상기 비정질 실리콘층(105)이 다결정 실리콘층(도 2d의 111)으로 결정화하게 되고, 이하, 열처리 공정이나 패터닝 등은 실시예 1에서 설명한 것과 동일하다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설 명하였으나, 이는 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 수정이 가능할 것이다.
상기한 바와 같이 본 발명에 의하면, 바텀 게이트(bottom gate)형 박막트랜지스터 구조에서 바텀 게이트(bottom gate)를 형성하기 위해 기판 상에 형성된 얼라인 마크(또는, 상기 게이트 자체를 얼라인 마크로 이용할 수도 있다.)를 이용하여 개구부를 형성하고 이를 이용하여 SGS 결정화하여 비정질 실리콘층을 결정화함으로써, 탑 게이트(top gate)형 박막트랜지스터 구조에서 종래의 다결정 실리콘층의 시드 제어(seed control)를 위해 별도의 마스크로 얼라인 마크를 형성하던 작업을 제거하여 비용이 감소되고 특성이 우수한 박막트랜지스터를 제조할 수 있을 뿐만 아니라 제조 공정을 단순화할 수 있다는 효과가 있다.
Claims (8)
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 비정질 실리콘층을 형성하는 단계;상기 비정질 실리콘층 상에 게이트 전극이 형성된 영역의 외측에 개구부가 형성되고 2 이상의 층으로 구성된 캡핑층을 형성하는 단계;상기 캡핑층 상에 금속 촉매층을 형성하는 단계;상기 기판을 열처리하여 비정질 실리콘층을 다결정 실리콘층으로 형성하는 단계; 및및 상기 기판상에 소오스/드레인 영역 및 소오스/드레인 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 개구부는 게이트를 형성하기 위해 기판 상에 형성된 얼라인 마크를 이용하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 개구부는 게이트 전극을 얼라인 마크로 이용하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,다결정 실리콘층에 금속 촉매가 109 내지 1013 atoms/cm2의 면밀도로 잔류하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 캡핑층은 제1 캡핑층과 제2 캡핑층으로 되어 있되, 상기 제1 캡핑층은 실리콘 질화막으로 형성하고 상기 제2 캡핑층은 실리콘 산화막으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 5항에 있어서,상기 제2 캡핑층에는 개구부가 형성되어 있는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 캡핑층은 제1 캡핑층과 제2 캡핑층으로 되어 있되, 상기 제1 캡핑층은 실리콘 산화막으로 형성하고 상기 제2 캡핑층은 실리콘 질화막으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7항에 있어서,상기 제1 캡핑층에는 개구부가 형성되어 있는 것을 특징으로 하는 박막트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060051546A KR100731765B1 (ko) | 2006-06-08 | 2006-06-08 | 박막트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060051546A KR100731765B1 (ko) | 2006-06-08 | 2006-06-08 | 박막트랜지스터 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100731765B1 true KR100731765B1 (ko) | 2007-06-22 |
Family
ID=38373255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060051546A KR100731765B1 (ko) | 2006-06-08 | 2006-06-08 | 박막트랜지스터 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100731765B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167051A (ja) * | 2003-12-04 | 2005-06-23 | Sony Corp | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
| KR20050113036A (ko) * | 2004-05-28 | 2005-12-01 | 삼성에스디아이 주식회사 | 바텀 게이트 형 박막트랜지스터 및 그의 제조방법 |
| KR20060015183A (ko) * | 2004-08-13 | 2006-02-16 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조 방법 |
-
2006
- 2006-06-08 KR KR1020060051546A patent/KR100731765B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167051A (ja) * | 2003-12-04 | 2005-06-23 | Sony Corp | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
| KR20050113036A (ko) * | 2004-05-28 | 2005-12-01 | 삼성에스디아이 주식회사 | 바텀 게이트 형 박막트랜지스터 및 그의 제조방법 |
| KR20060015183A (ko) * | 2004-08-13 | 2006-02-16 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100721555B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| JP4355016B2 (ja) | 薄膜トランジスタ | |
| KR101084233B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| KR100611766B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR100839735B1 (ko) | 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시장치 | |
| US7452790B2 (en) | Method of fabricating thin film transistor | |
| JP2009004770A (ja) | 多結晶シリコン層の製造方法、これを用いて形成した薄膜トランジスタ、その製造方法、並びに、これを備えた有機電界発光表示装置 | |
| JP2005354028A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100611761B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR100731752B1 (ko) | 박막트랜지스터 | |
| KR100659758B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR100841371B1 (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| KR100731765B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| KR100742382B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100699991B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR20070024017A (ko) | 박막트랜지스터 및 그의 제조 방법 | |
| KR100769449B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
| KR100770255B1 (ko) | 박막트랜지스터의 제조 방법 | |
| KR100719683B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100700501B1 (ko) | 박막트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130530 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140530 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150601 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160530 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20170601 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20190529 Year of fee payment: 13 |