KR100841371B1 - 박막 트랜지스터 및 그의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000010409 thin film Substances 0.000 title claims abstract description 26
- 239000010408 film Substances 0.000 claims abstract description 83
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 35
- 238000002425 crystallisation Methods 0.000 claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000008025 crystallization Effects 0.000 claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 11
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 11
- 239000000203 mixture Substances 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 230000006698 induction Effects 0.000 claims abstract description 6
- 239000007772 electrode material Substances 0.000 claims abstract description 5
- 238000010438 heat treatment Methods 0.000 claims description 9
- 239000012808 vapor phase Substances 0.000 claims description 4
- LKTZODAHLMBGLG-UHFFFAOYSA-N alumanylidynesilicon;$l^{2}-alumanylidenesilylidenealuminum Chemical compound [Si]#[Al].[Si]#[Al].[Al]=[Si]=[Al] LKTZODAHLMBGLG-UHFFFAOYSA-N 0.000 claims description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 2
- 229910000480 nickel oxide Inorganic materials 0.000 claims 1
- 229910021334 nickel silicide Inorganic materials 0.000 claims 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 66
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- VSCWAEJMTAWNJL-UHFFFAOYSA-K aluminium trichloride Chemical compound Cl[Al](Cl)Cl VSCWAEJMTAWNJL-UHFFFAOYSA-K 0.000 description 6
- 150000002736 metal compounds Chemical class 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000007715 excimer laser crystallization Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910021586 Nickel(II) chloride Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- -1 aluminum halogen compound Chemical class 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006356 dehydrogenation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- QMMRZOWCJAIUJA-UHFFFAOYSA-L nickel dichloride Chemical compound Cl[Ni]Cl QMMRZOWCJAIUJA-UHFFFAOYSA-L 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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Abstract
본 발명은 박막 트랜지스터 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 기판; 상기 기판 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 다결정 실리콘층; 상기 다결정 실리콘층 상에 위치하며, 게이트 전극에 대응되게 위치하는 금속 실리사이드막 및 금속 산화막의 혼합막; 및 상기 혼합막 및 다결정 실리콘층 상의 일부에 위치하되, 게이트 전극에 대응되는 위치의 일부분은 개구되어 있는 소스/드레인 전극을 특징으로 하는 박막 트랜지스터에 관한 것이다.
또한, 기판을 제공하고, 상기 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 비정질 실리콘층을 형성하고, 금속 혼합물 가스를 제공하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 형성하면서 금속 실리사이드막 및 금속 산화막의 혼합막을 형성하고, 상기 혼합막을 패터닝하여 게이트 전극에 대응되는 영역에 위치하도록 형성하고, 상기 혼합막을 포함하는 기판 전면에 소스/드레인 전극 물질을 형성하고, 상기 소스/드레인 전극 물질을 패터닝하여 소스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법에 관한 것이다.
박막 트랜지스터, 기상 유도 결정화법, 산화막, 버텀 게이트
Description
도 1a 및 도 1b는 종래의 박막 트랜지스터에 관한 도면이고,
도 2a 내지 도 2c는 본 발명에 따른 박막 트랜지스터 및 그의 제조 방법에 관한 도면이다.
본 발명은 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 기상 유도 결정화(Vapor Induced Crystallization: VIC)를 이용하여 다결정 실리콘층을 형성하는 것을 특징으로 하는 버텀 게이트 구조의 박막 트랜지스터 및 그의 제조 방법에 관한 것이다.
디스플레이 장치에 사용되는 박막 트랜지스터는 일반적으로 유리, 석영 등의 투명 기판에 비정질(amorphous) 실리콘을 증착시키고, 상기 비정질 실리콘을 탈수소화한 후, 채널을 형성하기 위한 불순물을 이온주입하고, 상기 비정질 실리콘을 결정화하여 반도체층을 형성한다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 실리콘 층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이다.
한편, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘이 폴리 실리콘을 상변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드막이 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 방법을 이용하여 실리콘층을 결정화시키는 방법이다. 그러나 이러한 방법은 금속 촉매가 계면에 잔류하게 되어 누설 전류가 발생하는 문제점이 있다.
도 1a 및 도 1b는 종래의 박막트랜지스터의 제조 공정 단면도로써, 이하 도 1a 및 1b를 참조하여 종래의 박막 트랜지스터를 설명한다.
먼저, 도 1a는 탑 게이트(top gate)형 박막 트랜지스터의 제조 공정 단면도 이다. 도에서 보는 바와 같이 유리 또는 플라스틱과 같은 절연 기판(11)상에 가스 또는 수분의 침투를 막기 위한 버퍼층(12)을 형성하고, 상기 버퍼층 상에 비정질 실리콘층을 형성한다.
이어서, 상기에서 상술한 결정화법으로 상기 비정질 실리콘층을 결정화한 후 패터닝하여 다결정 실리콘층으로 구성된 반도체층(13)을 형성하고, 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 게이트 절연막(14)을 형성한다.
이어서, 상기 기판 상에 도전체 물질로 게이트 전극(15)을 형성하고, 절연막으로 층간 절연막(16)을 형성한다.
그리고 나서, 상기 층간 절연막 및 게이트 절연막의 일부 영역을 식각하여 상기 반도체층의 일부 영역을 오픈시키는 콘택홀을 형성한 후, 소스/드레인 전극(17)을 형성하여 탑 게이트형 박막 트랜지스터를 완성한다.
다음, 도 1b는 버텀 게이트(bottom gate)형 박막 트랜지스터의 제조 공정 단면도이다. 도에서 보는 바와 같이 유리 또는 플라스틱과 같은 절연 기판(21)상에 버퍼층(22)을 형성하고, 기판 전면에 금속 물질을 형성한 후, 패터닝하여 게이트 전극(23)을 형성한다.
이어서, 상기 기판 전면에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 이루어진 게이트 절연막(24)을 형성한다.
그리고 나서, 상기 기판 전면에 비정질 실리콘층을 증착한 후, 패터닝하여 비정질 실리콘층 패턴(25)을 형성한다.
그 후에 상기 기판 전면에 절연막을 형성한 후, 패터닝하여 상기 비정질 실 리콘층 패턴에서 채널 영역의 상부에 식각 저지층(etch stopper)(26)을 형성한다.
이어서, 상기 기판 전면에 고농도 불순물이 주입된 비정질 실리콘층을 형성한 후, 포토레지스트 패턴과 상기 식각 저지층을 이용하여 패터닝하여 고농도 불순물이 주입된 비정질 실리콘층 패턴(27)을 형성하여 소스/드레인 영역을 정의한다.
그리고 나서, 상기 기판 전면에 도전성 금속을 증착한 후, 포토레지스트 패턴과 상기 식각 저지층을 이용하여 상기 도전성 금속을 패터닝하여 소스/드레인 전극(28)을 형성하여 버텀 게이트형 박막트랜지스터를 완성한다.
상기에서 상술한 탑 게이트형 박막트랜지스터는 여러 가지 결정화 방법을 이용하여 다결정 실리콘층으로 구성된 반도체층을 형성하여 박막트랜지스터의 온/오프(On/Off)의 속도가 빠를 뿐만 아니라, 전자 이동도가 높은 장점을 갖고 있는 반면, 제조 공정이 복잡하다는 공정상의 문제점 뿐만 아니라, 게이트 절연막과 반도체층의 계면이 노출되어 오염되거나 결함이 발생하기 쉽다는 단점이 있다.
한편, 탑 게이트형 박막 트랜지스터에 비해 버텀 게이트형 박막트랜지스터는 제조 공정이 단순하고, 게이트 절연막과 채널 영역의 계면이 노출되지 않는 장점이 있는 반면, 결정화가 어려워 비정질 실리콘층으로 채널 영역을 형성함으로서 동작 속도 및 전자 이동도가 낮다는 문제점이 있다. 또한, 소스/드레인 전극 형성시에 발생하는 실리콘층의 채널영역의 손상을 방지하기 위해 식각 저지층을 형성할 때 증착 및 패터닝을 해야하므로 공정이 복잡한 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 절연 기판상에 게이트 전극 및 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 비정질 실리콘층을 형성한 후, 기상 유도 결정화(Vapor Induced Crystallization)법을 이용하여 결정화하고, 동시에 금속 실리사이드막 및 금속 산화막의 혼합막을 형성하므로써 소스/드레인 전극 형성시 발생될 수 있는 다결정 실리콘층의 손상을 방지할 수 있는 간단한 공정의 박막 트랜지스터 및 그의 제조 방법을 제공한다.
본 발명은 박막 트랜지스터 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 기판; 상기 기판 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 다결정 실리콘층; 상기 다결정 실리콘층 상에 위치하며, 게이트 전극에 대응되게 위치하는 금속 실리사이드막 및 금속 산화막의 혼합막; 및 상기 혼합막 및 다결정 실리콘층 상의 일부에 위치하되, 게이트 전극에 대응되는 위치의 일부분은 개구되어 있는 소스/드레인 전극을 특징으로 하는 박막 트랜지스터에 관한 것이다.
또한, 기판을 제공하고, 상기 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 비정질 실리콘층을 형성하고, 금속 혼합물 가스를 제공하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 형성하면서 금속 실리사이드막 및 금속 산화막의 혼합막을 형 성하고, 상기 혼합막을 패터닝하여 게이트 전극에 대응되는 영역에 위치하도록 형성하고, 상기 혼합막을 포함하는 기판 전면에 소스/드레인 전극 물질을 형성하고, 상기 소스/드레인 전극 물질을 패터닝하여 소스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법에 관한 것이다.
또한, 상기 혼합막은 금속 실리사이드막 및 금속 산화막을 포함하는 것을 특징으로 하고, 상기 혼합막의 두께는 소스/드레인 전극 형성시 소스/드레인 전극 식각 공정으로부터 다결정 실리콘층을 보호하기 위해 15Å이상으로 너비가 다결정 실리콘층의 채널영역의 너비보다 넓은 너비로 형성되어야 하며 되어야 하며, 혼합막이 생성되는 두께가 최대 100Å이므로 두께를 15 내지 100Å으로 한다.
또한, 제조방법에 있어서 상기 결정화는 기상 유도 결정화(Vapor Induced Crystallization: VIC)법으로 결정화하는 것을 특징으로 한다. 상기 기상 유도 결정화는 금속 및 클로라이드 계 화합물 중 어느 하나를 선택하여 사용하며, 비정질 실리콘층을 100 내지 700℃에서 금속 혼합물 분위기에 5분 내지 5시간 노출시킨 후 450 내지 700℃에서 5분 내지 5시간 열처리하여 결정화하거나, 비정질 실리콘층을 금속 혼합물 분위기에 노출시키며 450 내지 700℃에서 5분 내지 5시간 동안 열처리를 동시에 수행하는 방법을 수행하여 결정화를 진행하는 것을 특징으로 한다.
도 2a 내지 도 2c는 본 발명에 의한 박막트랜지스터 제조 공정의 실시예의 관한 단면도이다.
이하, 도 2a 내지 도 2c를 참조하여 본 발명을 더 자세히 설명한다.
도 2a는 기판 상에 버퍼층 및 게이트 전극을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 유리 또는 플라스틱과 같은 투명한 기판(101)상에 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하는 역할을 하는 버퍼층(102)을 형성하고, 상기 버퍼층(102) 상에 게이트 전극 형성 물질을 형성한 후, 패터닝하여 게이트 전극(103)을 형성한다. 이때 게이트 전극(103)은 후속의 공정에서 형성되는 박막들의 스텝 커버리지를 향상시키기 위하여 양측면이 기울기를 갖도록 형성되며, Cr, Al, Mo, Ta 등의 금속으로 형성된다.
다음, 도 2b는 상기 게이트 전극이 형성된 기판 상에 게이트 절연막, 비정질 실리콘층을 형성하고 난 후 결정화를 수행하여 다결정 실리콘층을 형성하고 혼합막을 형성하는 공정의 단면도이다.
도 2b에 도시된 바와 같이 게이트 전극(103)이 형성된 기판 상에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 이루어진 게이트 절연막(104)을 형성하고, 상기 게이트 절연막(104) 상에 비정질 실리콘층을 형성한다.
또한 상기 비정질 실리콘층은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용하여 300 내지 1000Å으로 형성할 수 있다. 그리고 상기 비정질 실리콘층을 형성할 때 또는 형성한 후에 탈수소처리 공정을 진행하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
이후, 상기 비정질 실리콘층을 기상 유도 결정화(Vapor Induced Crystallization : VIC)법을 이용하여 결정화하여 다결정 실리콘층(105)을 형성한 다. 상기 기상 유도 결정화(Vapor Induced Crystallization : VIC)는 금속이 함유된 금속 화합물의 혼합 분위기에서 400 내지 600℃ 정도에서 열처리함으로써 경제적으로 다결정 규소박막을 제조할 수 있는 방법으로, 알루미늄 클로라이드와 같은 알루미늄 할로겐 화합물과 금(Au), 은(Ag), 구리(Cu), 니켈(Ni)등의 금속 화합물등을 사용할 수 있다.
본 발명에서는 알루미늄 클로라이드, 니켈 클로라이드 또는 이종금속과 같은 금속 및 클로라이드 계 화합물 중 어느 하나를 사용하며, 상기 금속 화합물로 이루어진 분위기 내에서 열처리함으로써 상기 기상 유도 결정화를 진행한다.
또한 본 발명에서는 열처리하는 방법으로서 두 가지가 제시되는데, 한 가지 방법은 비정질 실리콘층을 알루미늄 클로라이드 와 같은 금속 화합물 분위기 내에 노출시켜 100내지 700℃에서 5분 내지 1시간 동안 열처리 해주어 핵 생성을 유도하고, 불활성 분위기 또는 진공분위기에서 450 내지 700℃에서 5분 내지 5시간 동안 결정화를 수행하는 것이다. 다른 한 가지 방법은 비정질 실리콘층을 금속 화합물 분위기 내에 노출시켜 450 내지 700℃에서 열처리하여 핵 생성과 결정화를 동시에 수행하는 방법이 있다. 상기 온도는 결정화를 진행시키기 위해서 450℃ 이상의 온도를 유지하며, 온도가 너무 높은 경우 기판에 손상이 있을 수 있으므로 700℃이하로 유지하는 것이다.
상기와 같이 결정화를 진행하게 되면 비정질 실리콘층은 다결정 실리콘층(105)으로 결정화 되고, 상기 다결정 실리콘층(105) 상에 금속 화합물과 실리콘이 반응하여 생성된 금속 실리사이드막 및 금속과 산소가 반응하여 생성된 금속 산 화막의 혼합막(106)이 생성된다. 즉, 알루미늄 혼합물 가스를 제공하여 분위기를 형성할 경우에는 AlSixOy, NiSixOy 등과 같은 알루미늄 실리사이드막을 형성하게 되고, Al2O3 등의 알루미늄 산화막이 형성되어 이들의 혼합막(106)이 형성되는 것이다. 이때 혼합막(106)의 두께는 15Å 내지 100Å정도로 생성된다.
이어서 도 2c를 참조하면, 상기와 같이 형성된 혼합막(106)은 패터닝하여 다결정 실리콘층(105) 상에 위치하며 게이트 전극에 대응되는 위치에위치하게 형성한다.
그리고 나서, 상기 혼합막(106)과 다결정 실리콘층(105) 상에 소스/드레인 전극 형성 물질을 형성한 후, 패터닝하여 소스/드레인 전극(107a,107b)을 형성한다. 이때 상기 혼합막(106)은 소스/드레인 전극(107a,107b)이 패터닝 될 때 다결정 실리콘층(105)의 채널영역을 보호하기 위하여 다결정 실리콘층의 채널 영역의 너비보다 넓은 너비로 패터닝된다.
따라서, 상기와 같은 공정으로 박막트랜지스터를 제조하게 되면 간단한 공정으로 다결정 실리콘 층의 채널영역을 보호할 수 있는 박막 트랜지스터의 제조가 가능하다.
따라서, 본 발명의 박막 트랜지스터 및 그 제조 방법은 기상 유도 결정화(Vapor Induced Crystallization: VIC) 방법을 이용하여 금속 실리사이드막 및 금속산화막의 혼합막을 갖는 다결정 실리콘을 형성함으로써, 소스/드레인 전극 형성시 다결정 실리콘층의 채널 영역을 보호하고, 간단한 공정으로 공정시간을 단축시켜 생산 수율을 높일 수 있는 장점이 있다.
Claims (8)
- 기판;상기 기판 상에 위치하는 게이트 전극;상기 게이트 전극 상에 위치하는 게이트 절연막;상기 게이트 절연막 상에 위치하는 다결정 실리콘층;상기 다결정 실리콘층 상에 위치하며, 게이트 전극에 대응되게 위치하는 금속 실리사이드막 및 금속 산화막의 혼합막; 및상기 혼합막 및 다결정 실리콘층 상의 일부에 위치하되, 게이트 전극에 대응되는 위치의 일부분은 개구되어 있는 소스/드레인 전극을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 금속 실리사이드막은 알루미늄 실리사이드막 또는 니켈 실리사이드막이고, 상기 금속산화막은 알루미늄 산화막 또는 니켈 산화막인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 혼합막은 두께가 15Å 내지 100Å인 것을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 혼합막은 다결정 실리콘층의 채널영역의 너비보다 넓은 너비를 갖는 것을 특징으로 하는 박막 트랜지스터.
- 기판을 제공하고,상기 기판 상에 게이트 전극을 형성하고,상기 게이트 전극 상에 게이트 절연막을 형성하고,상기 게이트 절연막 상에 비정질 실리콘층을 형성하고,금속 혼합물 가스를 제공하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 형성하면서 금속 실리사이드막 및 금속 산화막의 혼합막을 형성하고,상기 혼합막을 패터닝하여 게이트 전극에 대응되는 영역에 위치하도록 형성하고,상기 혼합막을 포함하는 기판 전면에 소스/드레인 전극 물질을 형성하고,상기 소스/드레인 전극 물질을 패터닝하여 소스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 5 항에 있어서,상기 결정화는 기상 유도 결정화(Vapor Induced Crystallization: VIC)법으로 결정화하는 것을 포함하는 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서,상기 기상 유도 결정화는 비정질 실리콘층을 100 내지 700℃에서 금속 혼합물 분위기에 5분 내지 5시간 동안 열처리 한후, 450 내지 700℃에서 5분 내지 5시간 동안 열처리하는 것을 포함하는 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서,상기 기상 유도 결정화는 비정질 실리콘층을 금속 혼합물 분위기에 노출시키면서 450 내지 700℃에서 5분 내지 5시간 동안 열처리를 수행하는 것을 포함하는 박막 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060130182A KR100841371B1 (ko) | 2006-12-19 | 2006-12-19 | 박막 트랜지스터 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060130182A KR100841371B1 (ko) | 2006-12-19 | 2006-12-19 | 박막 트랜지스터 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080056955A KR20080056955A (ko) | 2008-06-24 |
| KR100841371B1 true KR100841371B1 (ko) | 2008-06-26 |
Family
ID=39802962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060130182A KR100841371B1 (ko) | 2006-12-19 | 2006-12-19 | 박막 트랜지스터 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100841371B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5245287B2 (ja) * | 2007-05-18 | 2013-07-24 | ソニー株式会社 | 半導体装置の製造方法、薄膜トランジスタ基板の製造方法および表示装置の製造方法 |
| KR101626362B1 (ko) * | 2009-11-23 | 2016-06-02 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판의 제조방법 |
| CN112885851B (zh) * | 2021-01-29 | 2024-04-05 | 合肥维信诺科技有限公司 | 阵列基板及阵列基板的制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990081221A (ko) * | 1998-04-28 | 1999-11-15 | 장진 | 단순공정에의한비정질실리콘박막트랜지스터와액정표시소자(lcd)제조방법 |
| KR20060030816A (ko) * | 2004-10-06 | 2006-04-11 | 삼성에스디아이 주식회사 | 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법 |
-
2006
- 2006-12-19 KR KR1020060130182A patent/KR100841371B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR19990081221A (ko) * | 1998-04-28 | 1999-11-15 | 장진 | 단순공정에의한비정질실리콘박막트랜지스터와액정표시소자(lcd)제조방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20080056955A (ko) | 2008-06-24 |
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