KR100699991B1 - 박막트랜지스터 제조 방법 - Google Patents
박막트랜지스터 제조 방법 Download PDFInfo
- Publication number
- KR100699991B1 KR100699991B1 KR1020040066511A KR20040066511A KR100699991B1 KR 100699991 B1 KR100699991 B1 KR 100699991B1 KR 1020040066511 A KR1020040066511 A KR 1020040066511A KR 20040066511 A KR20040066511 A KR 20040066511A KR 100699991 B1 KR100699991 B1 KR 100699991B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon layer
- layer
- amorphous silicon
- polycrystalline silicon
- thin film
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims description 75
- 239000010410 layer Substances 0.000 claims abstract description 432
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 145
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 104
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 239000010408 film Substances 0.000 claims abstract description 72
- 238000009792 diffusion process Methods 0.000 claims abstract description 67
- 230000004888 barrier function Effects 0.000 claims abstract description 64
- 239000004065 semiconductor Substances 0.000 claims abstract description 62
- 229910052751 metal Inorganic materials 0.000 claims abstract description 48
- 239000002184 metal Substances 0.000 claims abstract description 48
- 238000002425 crystallisation Methods 0.000 claims abstract description 47
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 41
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 claims abstract description 28
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims description 23
- 238000010438 heat treatment Methods 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 239000002356 single layer Substances 0.000 claims description 8
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical group [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 229910052787 antimony Inorganic materials 0.000 claims description 2
- 229910052793 cadmium Inorganic materials 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 2
- 229910052763 palladium Inorganic materials 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 229910052703 rhodium Inorganic materials 0.000 claims description 2
- 229910052707 ruthenium Inorganic materials 0.000 claims description 2
- 229910052709 silver Inorganic materials 0.000 claims description 2
- 229910052718 tin Inorganic materials 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims 1
- 230000008025 crystallization Effects 0.000 abstract description 28
- 239000000463 material Substances 0.000 abstract description 9
- 239000012535 impurity Substances 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 3
- 238000001312 dry etching Methods 0.000 description 9
- 238000001039 wet etching Methods 0.000 description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 8
- 229910052739 hydrogen Inorganic materials 0.000 description 8
- 239000001257 hydrogen Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 230000009172 bursting Effects 0.000 description 4
- 238000006356 dehydrogenation reaction Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- 239000003054 catalyst Substances 0.000 description 3
- 238000007715 excimer laser crystallization Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- 239000000356 contaminant Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
본 발명은 절연 기판상에 제1비정질 실리콘층을 형성하고, 상기 제1비정질 실리콘층상에 확산 방지층 패턴을 형성한 후, 기판 전면에 제2비정질 실리콘층을 형성하고, 상기 제2비정질 실리콘층상에 금속 실리사이드층을 형성한 후, 상기 기판을 열처리하여 상기 제2비정질 실리콘층 및 제1비정질 실리콘층의 소정 영역은 MIC 결정화법으로 결정화하고, 나머지 소정 영역은 MILC 결정화법으로 결정화하여 반도체층을 형성한 후, 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 형성하는 박막트랜지스터 제조 방법에 관한 것이다.
본 발명의 박막트랜지스터 제조 방법은 절연 기판을 준비하는 단계; 상기 기판상에 제1비정질 실리콘층을 형성하는 단계; 상기 제1비정질 실리콘층상에 확산 방지층 패턴을 형성하는 단계; 상기 기판 전면에 제2비정질 실리콘층을 형성하는 단계; 상기 제2비정질 실리콘층상에 금속 실리사이드층을 형성하는 단계; 및 상기 기판을 열처리하여 상기 제2비정질 실리콘층은 제1다결정 실리콘층으로 결정화하고, 상기 제1비정질 실리콘층은 제1다결정 실리콘층 및 제2다결정 실리콘층으로 결정화하는 단계를 포함하여 이루어진 박막트랜지스터 제조 방법에 기술적 특징이 있다.
따라서, 본 발명의 박막트랜지스터 제조 방법은 비정질 실리콘층을 MIC 결정화법 또는 MILC 결정화법으로 결정화되는 영역을 제어하여 반도체층, 특히, 채널 영역에 잔류 금속 실리사이드의 농도를 최소화하여 누설 전류 문제를 최소화할 뿐만 아니라, 반도체층의 표면에 포토레지스트 패턴과 같은 불순물 생성 유발 물질의 접촉을 최소화하는 효과가 있다.
MIC 결정화법, MILC 결정화법, 박막트랜지스터
Description
도 1a 내지 도 1c는 본 발명에 의한 다결정 실리콘층들을 형성하는 공정 단면도.
도 2a 내지 도 2c는 본 발명에 의해 결정화된 다결정 실리콘층들을 이용하여 박막트랜지스터를 제조하는 실시 예의 공정의 단면도.
도 3a 내지 도 3c는 본 발명에 의해 결정화된 다결정 실리콘층들을 이용하여 박막트랜지스터를 제조하는 다른 실시 예의 공정의 단면도.
도 4a 내지 도 4c는 본 발명에 의해 결정화된 다결정 실리콘층들을 이용하여 박막트랜지스터를 제조하는 또 다른 실시 예의 공정의 단면도.
도 5a 및 도 5b는 본 발명에 의해 결정화된 다결정 실리콘층들을 이용하여 박막트랜지스터를 제조하는 또 다른 실시 예의 공정의 단면도.
<도면의 주요부분에 대한 부호의 설명>
103 : 제1비정질 실리콘층 104 : 확산 방지층 패턴
105 : 제2비정질 실리콘층 106 : 금속 실리사이드층
107 : 제1다결정 실리콘층 108 : 제2다결정 실리콘층
본 발명은 본 발명에 의한 박막트랜지스터 제조 방법에 관한 것으로, 보다 자세하게는 절연 기판상에 제1비정질 실리콘층을 형성하고, 상기 제1비정질 실리콘층상에 확산 방지층 패턴을 형성한 후, 기판 전면에 제2비정질 실리콘층을 형성하고, 상기 제2비정질 실리콘층상에 금속 실리사이드층을 형성한 후, 상기 기판을 열처리하여 상기 제2비정질 실리콘층 및 제1비정질 실리콘층의 소정 영역은 MIC 결정화법으로 결정화하고, 나머지 소정 영역은 MILC 결정화법으로 결정화하여 반도체층을 형성한 후, 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 형성하는 박막트랜지스터 제조 방법에 관한 것이다.
디스플레이 장치에 사용되는 박막 트랜지스터는 일반적으로 유리, 석영 등의 투명 기판에 비정질(amorphous) 실리콘을 증착시키고, 상기 비정질 실리콘을 탈수소처리한 후, 상기 비정질 실리콘을 결정화하여 반도체층을 형성한다.
이때 박막 트랜지스터의 소오스, 드레인 및 채널 영역을 구성하는 반도체층은 유리등의 투명 기판 상에 화학 기상 증착(Chemical Vapor Deposition)법을 사용하여 비정질 실리콘층을 증착시켜 형성된다. 그러나 화학 기상 증착법 등의 방법에 의하여 직접 기판에 증착된 실리콘은 수소의 함유가 약 12%인 비정질 실리콘층이 형성됨으로 낮은 전자 이동도(electron mobility)를 가질 뿐만 아니라 이러한 낮은 전자 이동도를 가지는 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 결정질 구조의 실리콘층으로 결정화할 때, 상기 함유된 수소에 의해 실리콘층이 수소의 터짐에 의해 손상을 입게된다. 결정화시 발생하는 수소의 터짐 현상을 방지하기 위해서 탈수소의 공정을 진행하게 되는데 일반적으로 로(Furnace)에서 수십분 내지 수시간 동안 약 400℃이상의 온도에서 열처리하여 탈수소처리를 실행한다. 그리고 이어서, 상기 탈수소화 처리된 비정질 실리콘층을 결정화하기 위한 결정화 공정을 실시하게 된다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization) 및 엑시머 레이저 결정화법(Excimer Laser Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로서, 기판에 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라, 다결정화된 표면의 돌기(extrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 절연 기판상에 제1비정질 실리콘층을 형성하고, 상기 제1비정질 실리콘층상에 확산 방지층 패턴을 형성한 후, 기판 전면에 제2비정질 실리콘층을 형성하고, 상기 제2비정질 실리콘층상에 금속 실리사이드층을 형성한 후, 상기 기판을 열처리하여 상기 제2비정질 실리콘층 및 제1비정질 실리콘층의 소정 영역은 MIC 결정화법으로 결정화하고, 나머지 소정 영역은 MILC 결정화법으로 결정화하여 반도체층을 형성한 후, 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 형성하는 박막트랜지스터 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 절연 기판을 준비하는 단계; 상기 기판상에 제1비정질 실리콘층을 형성하는 단계; 상기 제1비정질 실리콘층상에 확산 방지층 패턴을 형성하는 단계; 상기 기판 전면에 제2비정질 실리콘층을 형성하는 단계; 상기 제2비정질 실리콘층상에 금속 실리사이드층을 형성하는 단계; 및 상기 기판을 열처리하여 상기 제2비정질 실리콘층은 제1다결정 실리콘층으로 결정화하고, 상기 제1비정질 실리콘층은 제1다결정 실리콘층 및 제2다결정 실리콘층으로 결정화하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해 달성된다.
또한, 본 발명의 상기 목적은 상기 기판을 열처리하는 단계 이후, 상기 금속 실리사이드층 및 상기 제2비정질 실리콘층으로부터 결정화된 제1다결정 실리콘층을 제거하는 단계; 상기 확산 방지층 패턴을 제거하는 단계; 상기 제1비정질 실리콘층으로부터 결정화된 제1다결정 실리콘층 및 제2다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계; 및 상기 기판상에 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 상기 기판을 열처리하는 단계 이후, 상기 금속 실리사이드층 및 상기 제1비정질 실리콘층 및 제2비정질 실리콘층 영역으로부터 결정화된 제1다결정 실리콘층을 식각하는 단계; 상기 확산 방지층 패턴을 제거하여 반도체층을 형성하는 단계; 및 상기 기판상에 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 상기 기판을 열처리하는 단계 이후, 상기 금속 실리사이드층 및 상기 제2비정질 실리콘층으로부터 결정화된 제1다결정 실리콘층을 식각하는 단계; 상기 제1비정질 실리콘층으로부터 결정화된 제1다결정 실리콘층의 일부 또는 전부를 제거하여 반도체층을 형성하고, 상기 확산 방지층 패턴을 제1게이트 절연막으로 형성하는 단계; 및 상기 기판상에 제2게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 상기 기판을 열처리하는 단계 이후, 상기 금속 실리사이드층 및 상기 제1비정질 실리콘층 및 제2비정질 실리콘층으로부터 결정화된 제1다결정 실리콘층을 식각하여 반도체층을 형성하고, 상기 확산 방지층 패턴을 제1게이트 절연막으로 형성하는 단계; 및 상기 기판상에 제2게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1a 내지 도 1c는 본 발명에 의한 본 발명에 의한 다결정 실리콘층들을 형성하는 결정화 공정 단면도이다.
먼저, 도 1a는 절연 기판상에 버퍼층을 형성하고, 상기 버퍼층상에 제1비정질 실리콘층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 투명한 절연 기판(101)상에 버퍼층(buffer)(102)을 형성한다. 이때, 상기 버퍼층은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다.
이어서, 상기 버퍼층상에 물리적 기상 증착(Physical Vapor Deposition) 또는 화학 기상 증착(Chemical Vapor Deposition)법을 사용하여 제1비정질 실리콘층(103)을 증착시켜 형성한다. 이때, 상기 제1비정질 실리콘층의 두께는 200 내지 1000Å의 두께로 형성해도 무방하나, 바람직하게는 400 내지 600Å의 두께로 형성한다. 이는 상기 제1비정질 실리콘층은 이후 공정에서 박막트랜지스터의 반도체층을 형성하기 때문이다.
상기 화학 기상 증착법 등의 방법에 의하여 직접 기판에 증착된 실리콘은 수소의 함유가 약 12%인 비정질 실리콘층이 형성됨으로 낮은 전자 이동도를 가질 뿐만 아니라 이러한 낮은 전자 이동도를 가지는 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 결정질 구조의 실리콘층으로 결정화할 때 상기 함유된 수소에 의해 실리콘층이 수소의 터짐에 의해 손상을 입게된다. 결정화시 발생하는 수소의 터짐 현상을 방지하기 위해서 탈수소의 공정을 진행하게 되는데 일반적으로 로(Furnace)에서 수십분 내지 수시간 동안 약 400℃이상의 온도에서 열처리하여 탈수소처리를 실행한다.
다음, 도 1b는 상기 제1비정질 실리콘층상에 확산 방지층 패턴을 형성하고, 상기 기판 전면에 제2비정질 실리콘층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 제1비정질 실리콘층이 형성된 기판상에 확산 방지층을 형성하고, 상기 확산 방지층을 패터닝하여 확산 방지층 패턴(104)을 형성한다. 이때, 상기 확산 방지층 패턴은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 복층으로 형성하는데, 이후 열처리 공정에 의해 비정질 실리콘층이 결정화될 때, 금속 실리사이드뿐만 아니라 MIC 결정화가 확산 방지층 패턴의 하부 영역의 제1비정질 실리콘층으로 확산하지 못하게 하는 역활을 한다.
이어서, 상기 기판 전면에 제2비정질 실리콘층(105)을 물리적 기상 증착법 또는 화학적 기상 증착법으로 형성한다. 이때 상기 제2비정질 실리콘층의 두께는 500 내지 1500Å의 두께로 형성한다. 이는 상기 제1비정질 실리콘층의 두께는 박막트랜지스터의 반도체층의 두께만큼으로 형성하여야 하나, 상기 제2비정질 실리콘층의 두께는 이후 공정인 결정화 공정에 의해 상기 제1비정질 실리콘층 및 제2비정질 실리콘층이 결정화될 때, 금속 촉매에 의해 결정화되는 제1비정질 실리콘층의 결정성은 제1비정질 실리콘층으로 전달되어야 하나, 금속 촉매는 제1비정질 실리콘층으 로 확산되지 않을 정도의 두께로 형성해야 하기 때문이다.
다음, 도 1c는 상기 제2비정질 실리콘층상에 금속 실리사이드층을 형성하고, 상기 기판을 열처리하여 제1다결정 실리콘층 및 제2다결정 실리콘층으로 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 제2비정질 실리콘층이 형성된 기판상에 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 금속 촉매를 증착한 후 제거하여 제2비정질 실리콘층상에 금속 실리사이드층(106)을 형성한다. 이때 상기 제2비정질 실리콘층상에 형성되는 금속의 두께는 아주 얇을 수록 금속 잔류물의 농도가 낮아 이후 박막트랜지스터의 반도체층의 누설 전류가 낮아짐으로 스퍼터링 장치를 이용하여 약 1Å의 두께로 형성하는 것이 바람직하다.
이때 상기 금속 실리사이드층은 니켈 실리사이드층으로 형성하는 것이 바람직하다. 이때 상기 금속 실리사이드층이 니켈 실리사이드층으로 형성하는 것이 바람직한 이유는 상기 니켈 실리사이드가 비정질 실리콘을 다결정 실리콘층으로 결정화하는데 가장 우수한 특성을 보이기 때문이다.
이어서, 상기 제1비정질 실리콘층, 확산 방지층 패턴, 제2비정질 실리콘층 및 금속 실리사이드층이 형성된 기판을 400 내지 1300℃의 온도 범위에서, 바람직하게는 유리와 같은 투명한 절연 기판을 고려하여 400 내지 700℃의 온도 범위에서 열처리한다.
상기 열처리에 의해 제2비정질 실리콘층상에 형성된 금속 실리사이드층에 의해 상기 제2비정질 실리콘층 및 소정의 영역의 제1비정질 실리콘층이 MIC 결정화법 에 의해 결정화되어, 제2비정질 실리콘층이 결정화된 제1다결정 실리콘층(107a) 및 제1비정질 실리콘층의 소정 영역이 결정된 제1다결정 실리콘층(107b)의 제1다결정 실리콘층(107)을 형성한다. 그리고, 상기 제1다결정 실리콘층에 의해 제1다결정 실리콘층으로 결정화된 영역을 제외한 제1비정질 실리콘층은 제1다결정 실리콘층의 결정성이 측면 전파되어 결정화되는 MILC 결정화법에 의해 제2다결정 실리콘층(108)을 형성하게 된다.
이때, 상기 기판을 열처리하여 결정화할 때, 상기 확산 방지층 패턴은 MIC 결정화법에 의해 결정화된 다결정 실리콘층과 MILC 결정화법에 의해 결정화된 다결정 실리콘층의 영역을 제어하는 역활을 하게 된다. 즉, 상기 확산 방지층 패턴의 너비(104a), 두께(104b) 및 확산 방지층 패턴간의 간격(104c)은 비정질 실리콘층이 MIC 결정화법에 의해 결정화되는 영역과 MILC 결정화법에 의해 결정화되는 영역에 직접적인 영향을 주게된다. 또한 상기 제1비정질 실리콘층의 두께(103a)와 제2비정질 실리콘층의 두께(105a) 역시 결정화 영역에 영향을 주게 된다.
상기 확산 방지층 패턴의 너비는 박막트랜지스터의 반도체층의 크기, 특히, 너비(반도체층의 길이 방향)를 고려해서 결정해야 한다. 즉, 본 발명에서 가장 바람직한 박막트랜지스터의 반도체층은 제2다결정 실리콘층, 즉, MILC 결정화법에 의해 결정화된 다결정 실리콘층이 박막트랜지스터의 반도체층으로 이루어지는 것이기 때문이다. 물론 본 발명의 다른 실시예에서는 상기 확산 방지층 패턴의 너비가 반도체층의 너비보다 작아야하는 경우도 있고, 반도체층의 너비보다 커야하는 경우도 있으나, 확산 방지층 패턴의 너비와 반도체층의 너비가 같은 것이 공정이 단순하 고, 게이트 절연막과 계면을 이루는 반도체층의 표면이 노출되지 않아, 포토레지스트와 같은 오염물 발생 원인 물질과 접촉하지 않음으로 가장 바람직하다. 또한 상기 확산 방지층 패턴의 너비는 확산 방지층 패턴의 하부에 존재하는 제1비정질 실리콘층이 MILC 결정화법에 결정화가 되어 결정립계(Grain Boundary)가 하나 이하 즉, 두 개 이하의 결정립을 갖는 제2다결정 실리콘층으로 형성되어질 정도의 너비로 형성되어야 한다. 일반적으로 반도체층의 결정립계는 전자의 이동을 방해하는 역활을 함으로 적게 형성되는 것이 중요하나, 결정립계의 형성을 완벽하게 막지 못한다면, 균일하게 형성되도록 하여 기판상에 형성되는 대다수의 반도체층의 전자 이동도를 균일하게 하는 것도 중요하다.
상기 열처리 공정에서 상기 금속 실리사이드층 내의 금속 실리사이드가 상기 제2비정질 실리콘층을 결정화시킬 뿐만 아니라 확산하는 MIC 결정화법에 의해 제1다결정 실리콘층으로 결정화되는데, 이때 확산한 금속 실리사이드는 박막트랜지스터의 누설 전류를 증가시키는 오염원으로 작용하게 됨으로, 상기 금속 실리사이드가 제1비정질 실리콘층으로 확산하지 못할 정도의 두꺼운 두께로 상기 확산 방지층의 패턴이 형성되어야 한다.
상기 확산 방지층 패턴간의 간격은 각 확산 방지층 패턴 하부에 형성되는 제2다결정 실리콘층이 하나의 반도체층을 이루게됨으로, 박막트랜지스터의 반도체층간의 간격과 같은 간격으로 형성하여 상부의 제1다결정 실리콘층의 결정성이 충분히 전달될 수 있을 정도로 넓게 형성하는 것이 바람직하다.
따라서, 상기 제1비정질 실리콘층의 두께, 확산 방지층 패턴의 두께, 확산 방지층 패턴의 너비, 확산 방지층 패턴 간의 간격 및 제2비정질 실리콘층의 두께를 적절히 제어하여 상기 제2비정질 실리콘층 전체와 확산 방지층 패턴 사이의 제1비정질 실리콘층은 MIC 결정화법으로 결정화된 제1다결정 실리콘층으로 결정화하고, 확산 방지층 패턴 하부의 제1비정질 실리콘층은 MILC 결정화법으로 결정화된 제2다결정 실리콘층을 형성하도록 할 뿐만 아니라, 상기 금속 실리사이드가 제2다결정 실리콘층으로 확산하지 못하게 하고, 상기 확산 방지층 패턴 하부의 제2다결정 실리콘층 영역에는 하나 이하의 결정립계가 형성되도록 한다.
도 2a 내지 도 2c는 본 발명에 의해 결정화된 다결정 실리콘층들을 이용하여 박막트랜지스터를 제조하는 실시 예의 공정의 단면도이다.
먼저, 도 2a는 상기 열처리 공정으로 제1다결정 실리콘층 및 제2다결정 실리콘층을 형성한 후, 상기 금속 실리사이드층 및 제2비정질 실리콘층 영역을 식각하고, 상기 확산 방지층 패턴을 제거하는 공정의 단면도이다. 도에서 보는 바와 같이 열처리 공정을 진행하여 제1다결정 실리콘층 및 제2다결정 실리콘층을 형성한 후, 상기 금속 실리사이드층 및 제2비정질 실리콘층 영역을 습식 식각 또는 건식 식각으로 제거한다. 그러나, 제1비정질 실리콘층 영역의 제1다결정 실리콘층 및 제2다결정 실리콘층은 식각 되지 않게 한다.
이때, 제1비정질 실리콘층 영역은 도 1a에서 형성된 제1비정질 실리콘층을 가르키는 것이고, 제2비정질 실리콘층 영역은 도 1b에서 형성한 제2비정질 실리콘층을 가르키는 것이다. 또한, 상기 제1비정질 실리콘층 및 제2비정질 실리콘층이 MIC 결정화법 MILC 결정화법에 의해 결정화되어 제2다결정 실리콘층 및 제1다결정 실리콘층을 형성하게 되는데, 제1비정질 실리콘층은 소정의 영역(확산 방지층 패턴의 사이 영역)은 제1다결정 실리콘층으로, 나머지 영역은 제2다결정 실리콘층으로 결정화되고, 제2비정질 실리콘층은 제1다결정 실리콘층으로 결정화됨으로, 이를 명확하게 하기 위해 제1비정질 실리콘층 영역, 제2비정질 실리콘층 영역, 제1다결정 실리콘층 및 제2다결정 실리콘층으로 구별하여 설명한다.
다음, 도 2b는 상기 제1비정질 실리콘층 영역의 제1다결정 실리콘층 및 제2다결정 실리콘층을 패터닝하여 반도체층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 제1다결정 실리콘층(107b)과 제2다결정 실리콘층(108)으로 결정화된 제1비정질 실리콘층 영역을 패터닝하여 반도체층(201a, 201b)을 형성한다.
이때 상기 반도체층은 반도체층의 전체가 제2다결정 실리콘층으로 형성된 반도체층(201a)과 반도체층의 가장자리는 제1다결정 실리콘층, 나머지 영역은 제2다결정으로 구성된 반도체층(201b)을 형성할 수 있다. 일반적으로 MILC 결정화법으로 결정화된 제2다결정 실리콘층으로만 구성된 반도체층의 전기적 특성이 더 우수함으로 제2다결정 실리콘층으로만 구성된 반도체층을 형성하는 것이 바람직하다.
다음, 도 2c는 상기 반도체층이 형성된 기판상에 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 반도체층이 형성된 기판상에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 게이트 절연막(202)을 형성하고, 기판 전면에 게이트 전극 물질을 증착한 후, 패터닝하여 게이트 전극(203)을 형성하고, 상기 기판 전면에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 단층 또는 복층으로 증착하 여 층간절연막(204)을 형성한 후, 상기 층간절연막 및 게이트 절연막을 식각하여 반도체층의 소정 영역을 오픈시키는 콘택홀을 형성하고, 소오스/드레인 전극 형성물질을 기판 전면에 증착한 후, 패터닝하여 소오스/드레인 전극(205)을 형성하여 박막트랜지스터를 완성한다.
이때, 상기 게이트 전극 형성 이후, 상기 게이트 전극을 마스크로 하여 불순물 주입 공정을 진행하여 상기 반도체층에 소오스/드레인 영역 및 채널 영역을 정의하는 공정을 더 진행할 수 있다.
도 3a 내지 도 3c는 본 발명에 의해 결정화된 다결정 실리콘층들을 이용하여 박막트랜지스터를 제조하는 다른 실시 예의 공정의 단면도이다.
먼저, 도 3a는 상기 기판을 열처리하는 공정 이후, 상기 금속 실리사이드층 및 제1다결정 실리콘층을 식각하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 금속 실리사이드층을 완전히 제거하고, 제2비정질 실리콘층 영역 및 제1비정질 실리콘층 영역에 형성된 제1다결정 실리콘층을 습식 식각 또는 건식 식각으로 완전히 제거한다. 이때, 상기 습식 식각 또는 건식 식각 공정이 상기 확산 방지층 패턴에 대해서 선택비를 갖고, 직진성을 갖는 식각 공정으로 진행하게 되면 확산 방지층 패턴(104) 및 제2다결정 실리콘층(108)은 식각되지 않고 남게 된다.
이때, 상기 습식 식각 또는 건식 식각은 직진성을 가지고, 상기 확산 방지층 패턴에 대해서는 선택비를 가진 식각 공정이나, 직진성만을 가지고, 확산 방지층 패턴에 대해 선택비가 없는 공정을 이용하여 식각하여도 무방하다. 이는 상기 제1비정질 실리콘층 영역의 제1다결정 실리콘층과 제2비정질 실리콘층 영역이 상기 제 2비정질 실리콘층 영역의 제1다결정 실리콘층과 확산 방지층 패턴 보다 더 빨리 식각되어지기 때문이다.
다음, 도 3b는 상기 확산 방지층 패턴을 식각하여 반도체층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 제2다결정 실리콘층상에 형성된 확산 방지층 패턴을 습식 식각 또는 건식 식각 공정으로 완전히 제거하여 MILC 결정화법으로 결정화된 제1비정질 실리콘층 영역의 제2다결정 실리콘층으로만 구성된 반도체층(301)을 형성한다. 상기 반도체층은 제2다결정 실리콘층으로만 형성되어 금속 실리사이드가 잔류하게 되지 않아 우수한 전기적 특성을 가지게 된다. 이때, 상기 습식 식각 또는 건식 식각은 직진성을 가지고, 상기 확산 방지층 패턴에 대해서는 선택비를 가진 식각 공정이나, 직진성만을 가지고, 확산 방지층 패턴에 대해 선택비가 없는 공정을 이용하여 식각하여도 무방하다. 이는 상기 제1비정질 실리콘층 영역의 제1다결정 실리콘층과 제2비정질 실리콘층 영역이 상기 제2비정질 실리콘층 영역의 제1다결정 실리콘층과 확산 방지층 패턴 보다 더 빨리 식각되어지기 때문이다.
다음, 도 3c는 상기 반도체층이 형성된 기판상에 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 공정의 단면도이다. 도에서 보는 바와 같이 반도체층이 형성된 기판상에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 게이트 절연막(302)을 형성하고, 기판 전면에 게이트 전극 물질을 증착한 후, 패터닝하여 게이트 전극(303)을 형성하고, 상기 기판 전면에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 단층 또는 복층으로 증착하여 층간절연막(304)을 형성한 후, 상기 층간절연막 및 게이트 절연막을 식각하여 반도체층 의 소정 영역을 오픈시키는 콘택홀을 형성하고, 소오스/드레인 전극 형성물질을 기판 전면에 증착한 후, 패터닝하여 소오스/드레인 전극(305)을 형성하여 박막트랜지스터를 완성한다.
이때, 상기 게이트 전극 형성 이후, 상기 게이트 전극을 마스크로 하여 불순물 주입 공정을 진행하여 상기 반도체층에 소오스/드레인 영역 및 채널 영역을 정의하는 공정을 더 진행할 수 있다.
도 4a 내지 도 4c는 본 발명에 의해 결정화된 다결정 실리콘층들을 이용하여 박막트랜지스터를 제조하는 또 다른 실시 예의 공정의 단면도이다.
먼저, 도 4a는 상기 기판을 열처리하는 공정 이후, 상기 금속 실리사이드층 및 제2비정질 실리콘층 영역을 식각하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 금속 실리사이드층을 완전히 제거하고, 제1다결정 실리콘층으로 결정화된 제2비정질 실리콘층 영역을 습식 식각 또는 건식 식각 공정으로 식각하여 기판상에는 제1다결정 실리콘층(107b) 및 제2다결정 실리콘층(108)으로 구성된 제1비정질 실리콘층 영역과 확산 방지층 패턴(104)을 남긴다.
다음, 도 4b는 상기 제1비정질 실리콘층 영역을 식각하여 반도체층 및 제1게이트 절연막을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 확산 방지층 패턴을 마스크로 이용하여 상기 제1비정질 실리콘층 영역을 식각하여 MILC 결정화법으로 결정화된 제2다결정 실리콘층(108)만이 존재하는 반도체층(401a) 또는 상기 확산 방지층 패턴 보다 더 큰 포토레지스트 패턴을 이용하여 상기 제1비정질 실리콘층 영역을 식각하여 소정의 영역은 제1다결정 실리콘층(107b)이고 나머지 영 역은 제2다결정 실리콘층(108)인 반도체층(401b)을 형성한다.
이때, 상기 확산 방지층 패턴은 제거하지 않고, 제1게이트 절연막(402a)로 이용할 수 있다.
다음, 도 4c는 상기 기판상에 제2게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 반도체층 및 제1게이트 절연막이 형성된 기판상에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 제2게이트 절연막(402b)을 형성하고, 기판 전면에 게이트 전극 물질을 증착한 후, 패터닝하여 게이트 전극(403)을 형성하고, 상기 기판 전면에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 단층 또는 복층으로 증착하여 층간절연막(404)을 형성한 후, 상기 층간절연막 및 게이트 절연막을 식각하여 반도체층의 소정 영역을 오픈시키는 콘택홀을 형성하고, 소오스/드레인 전극 형성물질을 기판 전면에 증착한 후, 패터닝하여 소오스/드레인 전극(405)을 형성하여 박막트랜지스터를 완성한다.
이때, 상기 게이트 전극 형성 이후, 상기 게이트 전극을 마스크로 하여 불순물 주입 공정을 진행하여 상기 반도체층에 소오스/드레인 영역 및 채널 영역을 정의하는 공정을 더 진행할 수 있다.
도 5a 및 도 5b는 본 발명에 의해 결정화된 다결정 실리콘층들을 이용하여 박막트랜지스터를 제조하는 또 다른 실시 예의 공정의 단면도이다.
먼저, 도 5a는 상기 기판을 열처리하는 공정 이후, 상기 금속 실리사이드층 및 제1다결정 실리콘층을 식각하여 제1게이트 절연막 및 반도체층을 형성하는 공정 의 단면도이다. 도에서 보는 바와 같이 상기 금속 실리사이드층과 제2비정질 실리콘층 영역과 제1비정질 실리콘층 영역의 소정 영역인 제1다결정 실리콘층을 습식 식각 또는 건식 식각으로 완전히 제거하여 기판상에 제1비정질 실리콘층 영역의 제2다결정 실리콘층(108)과 확산 방지층 패턴만(104)을 남게 하여 반도체층과 게이트 절연막으로 이용되도록 한다. 이때, 상기 습식 식각 또는 건식 식각은 확산 방지층 패턴에 대해서는 선택비를 갖고, 식각의 직진성을 갖는 식각 공정을 진행하여 식각한다. 이때 상기 확산 방지층 패턴에 대해서 선택비를 갖는 것이 바람직한 것은 도 3a에서 설명한 바와는 다르게 상기 확산 방지층 패턴이 게이트 절연막으로 이용되기 때문에 상기 식각 공정시 상기 확산 방지층 패턴이 손상을 입게 되면 게이트 절연막으로서의 특성이 저하될 수 있기 때문이다.
다음, 도 5b는 상기 기판상에 제2게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 MILC 결정화법으로 결정화된 제2다결정 실리콘층만으로 구성된 반도체층(501)과 확산 방지층 패턴이였던 제1게이트 절연막(502a)상에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 단층 또는 복층으로 형성하여 제2게이트 절연막(502b)을 형성하고, 기판 전면에 게이트 전극 물질을 증착한 후, 패터닝하여 게이트 전극(503)을 형성하고, 상기 기판 전면에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 단층 또는 복층으로 증착하여 층간절연막(504)을 형성한 후, 상기 층간절연막 및 게이트 절연막을 식각하여 반도체층의 소정 영역을 오픈시키는 콘택홀을 형성하고, 소오스/드레인 전극 형성물질을 기판 전면에 증착한 후, 패터닝하 여 소오스/드레인 전극(505)을 형성하여 박막트랜지스터를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막트랜지스터 제조 방법은 비정질 실리콘층을 MIC 결정화법 또는 MILC 결정화법으로 결정화되는 영역을 제어하여 반도체층, 특히, 채널 영역에 잔류 금속 실리사이드의 농도를 최소화하여 누설 전류 문제를 최소화할 뿐만 아니라, 반도체층의 표면에 포토레지스트 패턴과 같은 불순물 생성 유발 물질의 접촉을 최소화하는 효과가 있다.
Claims (18)
- 절연 기판을 준비하는 단계;상기 절연 기판상에 제1비정질 실리콘층을 형성하는 단계;상기 제1비정질 실리콘층상에 확산 방지층 패턴을 형성하는 단계;상기 절연 기판 전면에 제2비정질 실리콘층을 형성하는 단계;상기 제2비정질 실리콘층상에 금속 실리사이드층을 형성하는 단계; 및상기 절연 기판을 열처리하여 상기 제2비정질 실리콘층은 제1다결정 실리콘층으로 결정화하고, 상기 제1비정질 실리콘층은 제1다결정 실리콘층 및 제2다결정 실리콘층으로 결정화하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 절연 기판을 열처리하는 단계 이후,상기 금속 실리사이드층 및 상기 제2비정질 실리콘층으로부터 결정화된 제1다결정 실리콘층을 제거하는 단계;상기 확산 방지층 패턴을 제거하는 단계;상기 제1비정질 실리콘층으로부터 결정화된 제1다결정 실리콘층 및 제2다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계; 및상기 절연 기판상에 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 절연 기판을 열처리하는 단계 이후,상기 금속 실리사이드층 및 상기 제1비정질 실리콘층 및 제2비정질 실리콘층 영역으로부터 결정화된 제1다결정 실리콘층을 식각하는 단계;상기 확산 방지층 패턴을 제거하여 반도체층을 형성하는 단계; 및상기 절연 기판상에 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 절연 기판을 열처리하는 단계 이후,상기 금속 실리사이드층 및 상기 제2비정질 실리콘층으로부터 결정화된 제1다결정 실리콘층을 식각하는 단계;상기 제1비정질 실리콘층으로부터 결정화된 제1다결정 실리콘층의 일부 또는 전부를 제거하여 반도체층을 형성하고, 상기 확산 방지층 패턴을 제1게이트 절연막으로 형성하는 단계; 및상기 절연 기판상에 제2게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 절연 기판을 열처리하는 단계 이후,상기 금속 실리사이드층 및 상기 제1비정질 실리콘층 및 제2비정질 실리콘층으로부터 결정화된 제1다결정 실리콘층을 식각하여 반도체층을 형성하고, 상기 확산 방지층 패턴을 제1게이트 절연막으로 형성하는 단계; 및상기 절연 기판상에 제2게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
- 삭제
- 제 1항에 있어서,상기 제1다결정 실리콘층은 MIC 결정화법으로 결정화된 다결정 실리콘층임을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 제2결정 실리콘층은 MILC 결정화법으로 결정화된 다결정 실리콘층임을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 2항 내지 제 5항 중 어느 한 항에 있어서,상기 반도체층은 MILC 결정화법으로 결정화된 다결정 실리콘층 또는 MIC 결정화법으로 결정화된 다결정 실리콘층 중 어느 하나 이상의 층으로 이루어져 있음을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 제1비정질 실리콘층은 400 내지 600Å의 두께로 형성됨을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 제2비정질 실리콘층은 500 내지 1500Å의 두께로 형성됨을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 열처리는 400 내지 1300℃에서 진행함을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 열처리는 400 내지 700℃에서 진행함을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 확산 방지층 패턴을 형성하는 마스크는 상기 반도체층을 형성하는 마스크와 동일한 마스크를 이용함을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 금속 실리사이드층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 금속과 실리콘의 화합물로 형성됨을 특 징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 금속 실리사이드층은 니켈 실리사이드층임을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 확산 방지층 패턴은 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 형성됨을 특징으로 하는 박막트랜지스터 제조 방법.
- 제 1항에 있어서,상기 확산 방지층 패턴은 상기 금속 실리사이드 또는 제1다결정 실리콘층의 결정성이 확산 방지층 패턴 하부의 제2다결정 실리콘층으로 확산 또는 전파되는 것을 방지하는 패턴임을 특징으로 하는 박막트랜지스터 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040066511A KR100699991B1 (ko) | 2004-08-23 | 2004-08-23 | 박막트랜지스터 제조 방법 |
| US11/015,745 US7256080B2 (en) | 2004-08-23 | 2004-12-17 | Method of fabricating thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040066511A KR100699991B1 (ko) | 2004-08-23 | 2004-08-23 | 박막트랜지스터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060018153A KR20060018153A (ko) | 2006-02-28 |
| KR100699991B1 true KR100699991B1 (ko) | 2007-03-26 |
Family
ID=35910125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040066511A KR100699991B1 (ko) | 2004-08-23 | 2004-08-23 | 박막트랜지스터 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7256080B2 (ko) |
| KR (1) | KR100699991B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7374976B2 (en) * | 2002-11-22 | 2008-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating thin film transistor |
| KR100653853B1 (ko) * | 2005-05-24 | 2006-12-05 | 네오폴리((주)) | 비금속 씨드 에피 성장을 이용한 비정질 반도체 박막의결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의제조방법 |
| KR101049808B1 (ko) * | 2008-12-30 | 2011-07-15 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010016924A (ko) * | 1999-08-05 | 2001-03-05 | 윤종용 | 폐쇄회로되는 데이터 라인 버스 구조를 갖는 메모리 시스템 |
| KR20010028957A (ko) * | 1999-09-28 | 2001-04-06 | 구자홍 | 칼라음극선관의 프레임구조체 |
| KR20010027623A (ko) * | 1999-09-14 | 2001-04-06 | 김광호 | 이차전지를 충전하기 위한 휴대용 충전장치 |
| KR20010027261A (ko) * | 1999-09-13 | 2001-04-06 | 윤종용 | 단색 이미지 센서를 이용한 칼라 화상 스캐닝 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3192546B2 (ja) * | 1994-04-15 | 2001-07-30 | シャープ株式会社 | 半導体装置およびその製造方法 |
| US6784034B1 (en) * | 1998-10-13 | 2004-08-31 | Lg. Philips Lcd Co., Ltd. | Method for fabricating a thin film transistor |
| US6812081B2 (en) * | 2001-03-26 | 2004-11-02 | Semiconductor Energy Laboratory Co.,.Ltd. | Method of manufacturing semiconductor device |
| US6787433B2 (en) * | 2001-09-19 | 2004-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6670224B2 (en) * | 2002-01-03 | 2003-12-30 | Industrial Technology Research Institute | Method for manufacturing thin film transistors |
-
2004
- 2004-08-23 KR KR1020040066511A patent/KR100699991B1/ko active IP Right Grant
- 2004-12-17 US US11/015,745 patent/US7256080B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010016924A (ko) * | 1999-08-05 | 2001-03-05 | 윤종용 | 폐쇄회로되는 데이터 라인 버스 구조를 갖는 메모리 시스템 |
| KR20010027261A (ko) * | 1999-09-13 | 2001-04-06 | 윤종용 | 단색 이미지 센서를 이용한 칼라 화상 스캐닝 장치 |
| KR20010027623A (ko) * | 1999-09-14 | 2001-04-06 | 김광호 | 이차전지를 충전하기 위한 휴대용 충전장치 |
| KR20010028957A (ko) * | 1999-09-28 | 2001-04-06 | 구자홍 | 칼라음극선관의 프레임구조체 |
Non-Patent Citations (4)
| Title |
|---|
| 1020010016924 |
| 1020010027261 |
| 1020010027623 |
| 1020010028957 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7256080B2 (en) | 2007-08-14 |
| US20060040434A1 (en) | 2006-02-23 |
| KR20060018153A (ko) | 2006-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100721555B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| KR100656495B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| KR100559060B1 (ko) | 결정성반도체제작방법 | |
| KR100666564B1 (ko) | 박막트랜지스터의 제조 방법 | |
| KR100611766B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR100875432B1 (ko) | 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치 | |
| KR100889627B1 (ko) | 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치 | |
| KR100839735B1 (ko) | 트랜지스터, 이의 제조 방법 및 이를 구비한 평판 표시장치 | |
| KR101084233B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| KR100611761B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR100958826B1 (ko) | 금속유도 측면 결정화를 이용한 하부 게이트 구조를 갖는다결정 실리콘 박막 트랜지스터 및 그의 제조방법 | |
| KR100731752B1 (ko) | 박막트랜지스터 | |
| KR100699991B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR100841371B1 (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| KR100742382B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100742381B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100731756B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100770255B1 (ko) | 박막트랜지스터의 제조 방법 | |
| KR100731765B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| KR100700501B1 (ko) | 박막트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130228 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140303 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150227 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160229 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20180302 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20190304 Year of fee payment: 13 |