KR101084233B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

박막트랜지스터 및 그 제조 방법에서, 박막트랜지스터는 기판; 기판 상부에 형성된 게이트 전극; 게이트 전극 상에 형성된 게이트 절연막; 게이트 절연막 상에 형성되고, 다결정 실리콘층으로 이루어지는 반도체층; 반도체층 상부의 일정 영역에 형성되는 오믹 접촉층; 오믹 접촉층을 포함하는 기판 전면에 형성되는 층간절연막; 및 층간절연막 내에 형성되는 콘택홀을 통하여 오믹 접촉층과 전기적으로 연결되는 소오소/드레인 전극을 포함하며, 반도체층과 오믹 접촉층 사이에 위치하는 베리어층을 포함한다. 따라서, 버텀 게이트형 박막트랜지스터에서 간단한 공정에 의하여 오프전류의 제어시 누설전류로 인한 특성 저하를 방지할 수 있다.
베리어층, 오프전류, 다결정

Description

박막트랜지스터 및 그 제조 방법{Bottom gate thin film transistor and method fabricating thereof}
본 발명은 버텀 게이트형 박막트랜지스터에 관한 것으로, 구체적으로는 다결정 반도체층을 포함하는 박막트랜지스터에 관한 것이다.
디스플레이 장치에 사용되는 박막 트랜지스터는 일반적으로 유리, 석영 등의 투명 기판에 비정질(amorphous) 실리콘을 증착시키고, 상기 비정질 실리콘을 탈수소처리한 후, 채널을 형성하기 위한 불순물을 이온주입하고, 상기 비정질 실리콘을 결정화하여 반도체층을 형성한다.
상기 비정질 실리콘을 폴리 실리콘으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판 을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 실리콘 층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이고, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘이 폴리 실리콘을 상변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 방법을 이용하여 실리콘층을 결정화시키는 방법이다.
도 1a 및 도 1b는 종래의 박막트랜지스터를 나타내는 단면도들이다.
먼저, 도 1a는 탑 게이트(top gate)형 박막트랜지스터를 나타내는 단면도로써, 도 1a에서 알 수 있는 바와 같이, 유리 또는 플라스틱과 같은 절연 기판(11)상에 가스 또는 수분의 침투를 막기 위한 버퍼층(12)을 형성하고, 상기 버퍼층상에 비정질 실리콘층을 형성한다.
이어서, 상기에서 상술한 결정화법으로 상기 비정질 실리콘층을 결정화한 후, 패터닝하여 다결정 실리콘층으로 구성된 반도체층을 형성하고, 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 게이트 절연막(16)을 형성한다.
이때, 상기 반도체층은 채널영역(13) 및 소오스/드레인 영역(14, 15)을 포함하여 이루어져 있으며, 상기 채널영역(13)과 소오스/드레인 영역(14, 15)의 사이에는 각각 LDD 영역(14a, 15a)이 형성되어 있다.
이어서, 상기 기판상에 도전체 물질로 게이트 전극(17)을 형성하고, 절연막으로 층간절연막(18)을 형성한다.
이어서, 상기 층간절연막 및 게이트 절연막의 소정 영역을 식각하여 상기 반도체층의 소정 영역을 오픈시키는 콘택홀을 형성한 후, 소오스/드레인 전극(19)을 형성하여 탑 게이트형 박막트랜지스터를 완성한다.
다음, 도 1b는 버텀 게이트(bottom gate)형 박막트랜지스터를 나타내는 단면도로써, 도 1b에서 알 수 있는 바와 같이, 유리 또는 플라스틱과 같은 절연 기판(21)상에 버퍼층(22)을 형성하고, 기판 전면에 금속 물질을 형성한 후, 패터닝하여 게이트 전극(23)을 형성한다.
이어서, 상기 기판 전면에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 게이트 절연막(24)을 형성한다.
이어서, 상기 기판 전면에 비정질 실리콘층을 증착한 후, 패터닝하여 비정질 실리콘층 패턴(25)을 형성한다.
이어서, 상기 기판 전면에 절연막을 형성한 후, 패터닝하여 상기 비정질 실리콘층 패턴에서 채널 영역의 상부에 식각 저지층(etch stopper)(26)을 형성한다.
이어서, 상기 기판 전면에 고농도 불순물이 주입된 비정질 실리콘층을 형성한 후, 포토레지스트 패턴과 상기 식각 저지층을 이용하여 패터닝하여 고농도 불순물이 주입된 비정질 실리콘층 패턴(27)을 형성하여 소오스/드레인 영역을 정의한다.
이어서, 상기 기판 전면에 도전성 금속을 증착한 후, 포토레지스트 패턴과 상기 식각 저지층을 이용하여 상기 도전성 금속을 패터닝하여 소오스/드레인 전극(28)을 형성하여 버텀 게이트형 박막트랜지스터를 완성한다.
상기에서 상술한 탑 게이트형 박막트랜지스터는 여러 가지 결정화 방법을 이용하여 다결정 실리콘층으로 구성된 반도체층을 형성하여 박막트랜지스터의 온/오프(On/Off)의 속도가 빠를 뿐만 아니라, 전자 이동도가 높은 장점을 갖고 있는 반면, 제조 공정이 복잡하다는 공정상의 문제점 뿐만 아니라, 게이트 절연막과 반도체층의 계면이 노출되어 오염되거나 결함이 발생하기 쉽다는 단점이 있다.
또한, 버텀 게이트형 박막트랜지스터는 제조 공정이 단순하고, 게이트 절연막과 채널 영역의 계면이 노출되지 않는 장점이 있는 반면, 결정화가 어려워 비정질 실리콘층으로 채널 영역을 형성함으로서 동작 속도 및 전자 이동도가 낮다는 문제점이 있다.
한편, 상기 탑 게이트형 박막트랜지스터에서 알 수 있는 바와 같이, LDD 영역을 형성하여, 누설전류(Leakage Current)를 제어할 수 있으나, 불순물을 주입하여 LDD 영역을 형성하는 경우, 불순물 주입 공정의 공정제어가 쉽지 않아, 균일성(uniformity)가 좋지 않으며, 별도의 사진식각 공정 및 도핑공정이 필요하다는 단점이 있다.
또한, 상기 버텀 게이트형 박막트랜지스터의 경우에는 도면에는 도시되지 않았으나, 상기 식각 저지층(etch stopper)(26)의 너비를 상기 게이트 전극(23)의 너비보다 크게 형성하여 오프셋(Off-Set) 영역을 형성함으로써, 누설전류(Leakage Current)를 제어할 수 있으나, 오프전류(Off Current)의 제어시 누설전류(Leakage Current)로 인한 특성 저하의 문제점을 근본적으로 해결하지 못할 뿐만 아니라, 누설전류(Leakage Current)의 제어라는 관점 자체에서도 그 효과가 크지 않고, 실질적으로 공정을 제어하는 것도 쉽지 않은 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 결정화된 채널 영역을 갖게 함으로서, 탑 게이트형 박막트랜지스터의 장점과 버텀 게이트형 박막트랜지스터의 장점을 동시에 갖는 박막트랜지스터 및 그 제조 방법을 제공함에 본 발명의 목적이 있다.
또한, 버텀 게이트형 박막트랜지스터에서 간단한 공정에 의하여 오프전류(Off Current)의 제어시 누설전류(Leakage Current)로 인한 특성 저하를 방지할 수 있는 박막트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
전술한 바와 같은 목적을 달성하기 위하여, 본 발명은 기판; 기판 상부에 형성된 게이트 전극; 게이트 전극 상에 형성된 게이트 절연막; 게이트 절연막 상에 형성되고, 다결정 실리콘층을 포함하는 반도체층; 반도체층 상부의 일정 영역에 형성되는 오믹 접촉층; 오믹 접촉층을 포함하는 기판 전면에 형성되는 층간절연막; 및 층간절연막 내에 형성되는 콘택홀을 통하여 오믹 접촉층과 전기적으로 연결되는 소오소/드레인 전극을 포함하며, 반도체층과 오믹 접촉층 사이에 위치하는 베리어층을 포함하는 박막트랜지스터를 제공한다.
또한, 본 발명은 베리어층은 불순물이 주입되지 않은 비정질 실리콘을 포함하는 박막트랜지스터를 제공한다.
또한, 본 발명은 오믹 접촉층은 고농도 불순물이 주입된 실리콘을 포함하는 박막트랜지스터를 제공한다.
또한, 본 발명은 반도체층의 일정영역 상에 형성되어, 채널영역을 정의하는 식각 저지층을 더 포함하는 박막트랜지스터를 제공한다.
또한, 본 발명은 식각 저지층은 캡핑층의 일부분인 박막트랜지스터를 제공한다.
또한, 본 발명은 베리어층은 오믹 접촉층과 대응하여 형성되는 박막트랜지스터를 제공한다.
또한, 본 발명은 기판 상부에 게이트 전극을 형성하는 단계; 게이트 전극 상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 비정질 실리콘층을 형성하는 단계; 비정질 실리콘층을 다결정 실리콘층으로 결정화하여 반도체층을 형성하는 단계; 반도체층의 일정 영역에 베리어층 및 오믹 접촉층을 형성하는 단계; 오믹 접촉층을 포함하는 기판 전면에 층간 절연막을 형성하고, 층간 절연막에 오믹 접촉층의 일정 영역을 노출시키는 콘택홀을 형성하는 단계; 및 층간 절연막의 콘택홀을 통하여 노출된 오믹 접촉층에 각각 전기적으로 연결되는 소오스/드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조 방법을 제공한다.
또한, 본 발명은 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 것은 비정질 실리콘층 상에 캡핑층을 형성하는 단계; 캡핑층 상에 금속 촉매층을 형성하는 단계; 및 기판을 열처리하여 비정질 실리콘층을 다결정 실리콘층으로 형성하는 단계인 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 다결정 실리콘층으로 결정화하는 단계 이후, 캡핑층을 패터닝하여 식각 저지층을 형성하는 단계를 더 포함하는 박막트랜지스터 제조 방법을 제공한다.
또한, 본 발명은 다결정 실리콘층의 일정 영역에 베리어층 및 오믹 접촉층을 형성하는 것은 베리어층 물질 및 오믹 접촉층 물질을 식각 저지층을 포함하는 기판 전면에 형성하고, 식각 저지층을 마스크로 하여 일괄 식각하여 형성하는 박막트랜지스터의 제조 방법을 제공한다.
또한, 본 발명은 베리어층은 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법 또는 진공증착법(vacuum evaporation)에 의하여 형성되는 박막트랜지스터의 제조방법을 제공한다.
따라서, 본 발명은 버텀 게이트형 박막트랜지스터에서 다결정 실리콘층으로 구성된 반도체층을 형성함으로써, 탑 게이트형 박막트랜지스터와 같은 박막트랜지스터의 온/오프(On/Off)의 속도가 빠를 뿐만 아니라, 전자 이동도가 높은 박막트랜지스터를 제공할 수 있는 효과가 있다.
또한, 본 발명은 SGS 결정화법에 의해 비정질 실리콘층을 결정화함에 의해 결정립의 크기가 큰 다결정 실리콘층을 채널 영역으로 이용할 수 있어 누설 전류 특성이 우수하고, 전자 이동도가 큰 박막트랜지스터를 간단한 제조 공정으로 제조 할 수 있는 효과가 있다.
또한, 본 발명은 간단한 공정으로 LDD 영역과 동일하게 누설전류(Leakage Current)를 제어하기 위한 층을 형성할 수 있는 효과가 있다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2g는 본 발명에 따른 박막트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 2a를 참조하면, 유리 또는 플라스틱과 같은 투명한 절연 기판(101)상에 버퍼층(102)을 형성하고, 상기 버퍼층상에 게이트 전극 형성 물질을 형성한 후, 패터닝하여 게이트 전극(103)을 형성한다. 이때 상기 버퍼층은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하는 역할을 한다.
다음으로, 도 2b를 참조하면, 게이트 전극이 형성된 기판상에 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 이루어진 게이트 절연막(104)을 형성하고, 상기 게이트 절연막 상에 비정질 실리콘층(105)을 형성한다. 이때, 상기 비정 질 실리콘층은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용하여 형성할 수 있다. 또한 상기 비정질 실리콘층을 형성할 때 또는 형성한 후에 탈수소처리 공정을 진행하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
이어서, 상기 비정질 실리콘층상에 실리콘 산화막 또는 실리콘 질화막으로 이루어진 캡핑층(106)을 형성한다. 이때, 상기 캡핑층은 실리콘 질화막으로 형성할 수 있는데, 이는 상기 실리콘 산화막 보다는 실리콘 질화막이 금속 촉매의 확산이 쉽기 때문이다.
이때, 도 2b에서는 기판 전면에 비정질 실리콘층을 형성한 후, 캡핑층을 형성하는 공정을 진행하였지만, 상기 비정질 실리콘층을 패터닝하여 비정질 실리콘층 패턴을 형성하고 난 후, 상기 캡핑층을 형성하여도 무방하다.
이어서, 상기 캡핑층상에 금속 촉매층(107)을 형성한다. 이때 상기 금속 촉매층은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt 등과 같은 금속 촉매 중 어느 하나 이상을 스퍼터(sputter) 장치와 같은 증착 장치를 이용하여 형성한다.
이때 상기 금속 촉매층은 상기 캡핑층상에 약 1011 내지 약 1015 atoms/㎠의 면밀도로 형성된다.
이는 상기 금속 촉매층의 농도에 따라 상기 비정질 실리콘층의 결정화 정도가 달라지게 되는데, 너무 높은 농도로 상기 금속 촉매층을 형성하는 경우에는 다 결정 실리콘층의 결정립 크기가 작아질 뿐만 아니라 다결정 실리콘층에 잔류하는 금속 촉매의 양이 증가하여 다결정 실리콘층의 특성을 저하시키는 등의 문제를 일으키고, 너무 낮은 농도로 상기 금속 촉매층을 형성하는 경우에는, 현재 증착 장치로는, 균일하게 증착하는 것이 어려울 뿐만 아니라 상기 금속 촉매층의 결정화에 필요한 시드(결정화 핵)가 충분히 형성되지 않는 등의 문제를 일으킨다.
또한, 상기 금속 촉매층은 니켈(Ni)로 형성될 수 있는데, 이는 상기 니켈이 비정질 실리콘층을 다결정 실리콘층으로 결정화하는데 가장 적합하기 때문이다.
다음으로, 도 2c를 참조하면, 상기 기판을 열처리(108)하여 금속 촉매층의 금속 촉매가 상기 캡핑층으로 확산 또는 침투(109)하고 캡핑층과 비정질 실리콘층의 계면으로 이동하여 결정화의 핵인 시드(seed)(110)을 형성하고, 상기 시드에 의해 상기 비정질 실리콘층이 다결정 실리콘층(111)으로 결정화하게 된다. 이때, 상기 열처리 공정은 로(Furance) 공정, 급속 열처리(RTA; Rapid Thermal Annealing) 공정, UV 공정, 플라즈마 공정 또는 레이져 공정 등과 같이 기판 전체 또는 상기 캡핑층 및 비정질 실리콘층을 열처리할 수 있는 공정을 이용한다.
이때, 상기 열처리 공정은 두 번에 걸쳐 실시할 수 있는데, 제1열처리 공정은 상기 금속 촉매가 캡핑층과 비정질 실리콘층의 계면으로 이동하여 시드를 형성하는 공정이고, 제2열처리 공정은 상기 시드에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 공정이다. 이때 제1열처리 공정의 공정 온도는 약 200 내지 약 800℃이고, 제2열처리 공정의 공정 온도는 약 400 내지 약 1300℃이다. 또한 상기 제1열처리 공정 이후, 상기 금속 촉매층을 제거하여 제2열처리 공정 동안 금속 촉매의 확산 또는 침투가 발생하지 않도록 한다.
따라서, 상기 캡핑층과 비정질 실리콘층의 계면상에 생성되는 시드의 갯수, 밀도 또는 위치에 따라 상기 다결정 실리콘층의 결정립의 크기 및 균일도가 결정되는데, 이는 상기 캡핑층 내에서의 금속 촉매의 확산 특성 뿐만 아니라 금속 촉매층의 밀도에 의해서도 결정된다. 즉, 상기 금속 촉매층의 밀도가 낮을 수록, 상기 캡핑층 내의 금속 촉매의 확산이 적을 수록 다결정 실리콘층의 결정립 크기는 커지게 된다.
이때, 상기와 같이 비정질 실리콘층상에 금속 촉매의 확산 또는 침투를 조절하는 캡핑층과 금속 촉매층을 형성한 후, 열처리하여 상기 비정질 실리콘층을 결정립의 크기가 큰 다결정 실리콘층으로 형성하는 결정화법을 SGS(Super Grain Silicon) 결정화법이라고 한다.
상기 SGS 결정화법은 캡핑층이 있어 소자내에 금속 잔류량을 줄여주어 다결정 실리콘층 상에 금속촉매의 양은 109 내지 1013 atoms/㎠의 면밀도로 잔류하게 되며, 따라서, 다른 결정화법에 비해 우수한 누설 전류 특성을 갖게 된다.
한편, 상기에서는 SGS(Super Grain Silicon) 결정화법에 의하여 비정질 실리콘층을 다결정 실리콘층으로 형성하는 것을 설명하였으나, 본 발명은 SGS 결정화법에 한정되는 것은 아니다. 즉, 당업계에서 자명한 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법인 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등을 사용하여 비정질 실리콘층을 다결정 실리콘층으로 형성할 수 있다.
다음으로, 도 2d를 참조하면, 상기 캡핑층을 패터닝하여 식각 저지층(112)을 형성하거나, 상기 캡핑층을 제거한 후, 실리콘 산화막 또는 실리콘 질화막 등과 같은 절연막을 형성하고, 패터닝하여 식각 저지층을 형성한다.
이후, 다결정 실리콘층을 패터닝하여 반도체층을 형성한다. 한편, 상술한 바와 같이, 기판 전면에 비정질 실리콘층을 형성한 후, 캡핑층을 형성하는 공정을 진행할 수 있고, 또한, 상기 비정질 실리콘층을 패터닝하여 비정질 실리콘층 패턴을 형성하고 난 후, 상기 캡핑층을 형성하여도 무방하며, 따라서, 전자의 경우에만 식각 저지층을 형성한 이후에 다결정 실리콘층을 패터닝하는 공정이 필요하다.
이때, 상기 캡핑층을 식각하여 식각 저지층을 형성할 수 있는데, 이는 상기 캡핑층이 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성되어 있기 때문에 식각 저지층을 형성하기 위한 절연막을 또다시 형성하는 것이 불필요하기 때문이다. 물론 상기 캡핑층에는 금속 촉매가 미량으로 함유되어 있기는 하지만 이후 박막트랜지스터에는 아무런 영향을 미치지 않기 때문에 미량의 금속 촉매는 무시해도 무방하다. 이는 상기 다결정 실리콘층에서 가장 중요한 영역인 게이트 절연막과 다결정 실리콘층의 계면은 상기 미량의 금속 촉매가 영향을 미칠 수 있는 영역인 게이트 절연막과 다결정 실리콘층의 계면의 반대편(즉, 캡핑층과 다결정 실리콘층의 계면)이기 때문에 잔류하는 금속에 의한 문제점은 거의 발생하지 않는다고 볼 수 있다.
이때, 상기 식각 저지층이 형성된 영역 하부의 다결정 실리콘층이 채널 영역으로 정의된다.
한편, 상술한 바와 같이, 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등을 사용하여 비정질 실리콘층을 다결정 실리콘층으로 형성하는 경우에는 캡핑층을 형성하는 공정이 필요없으므로, 다결정 실리콘층 상에 실리콘 산화막 또는 실리콘 질화막 등과 같은 절연막을 형성하고, 패터닝하여 식각 저지층을 형성한다.
다음으로, 도 2e를 참조하면, 식각 저지층을 포함하는 기판 상에 베리어층 물질(미도시)을 형성하고, 상기 베리어층 물질(미도시) 상에 고농도 불순물이 주입된 실리콘층 물질(미도시)을 형성한다.
이때, 상기 베리어층 물질은 후술할 바와 같이 이펙티브 덴스티(Effective Density)가 낮은 물질로 형성하며, 구체적으로는 불순물이 주입되지 않은 비정질 실리콘층 물질을 사용하여 형성한다.
상기 불순물이 주입되지 않은 비정질 실리콘층 물질은 상술한 바와 같은 LDD 영역과 동일한 효과, 즉, 누설전류(Leakage Current)를 제어하기 위하여 형성되는 것으로, 이는 공지된 성막방법인 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법에 의하여 형성할 수 있으며, 본 발명에서 상기 비정질 실리콘층 물질의 형성방법을 한정하는 것은 아니다.
즉, 종래에는 누설전류(Leakage Current)를 제어하기 위하여 LDD 영역을 형성함에 있어서, 불순물 주입 공정을 실시해야 했으나, 상기 불순물 주입 공정의 공정제어가 쉽지 않아, 균일성(uniformity)가 좋지 않으며, 별도의 사진식각 공정 및 도핑공정이 필요하다는 단점이 있다.
하지만, 본 발명에서는 공지된 성막 방법을 통하여 간단하게 LDD 영역과 동일하게 누설전류(Leakage Current)를 제어하기 위한 층을 형성할 수 있다.
계속해서, 도 2e를 참조하면, 상기 베리어층 물질 및 상기 베리어층 물질(미도시) 상에 형성된 고농도 불순물이 주입된 실리콘층 물질을 패터닝하여, 베리어층(113) 및 고농도 불순물이 주입된 실리콘층(114)를 형성한다.
이때, 상술한 바와 같이, 상기 베리어층(113)은 LDD 영역과 동일하게 누설전류(Leakage Current)를 제어하기 위한 층에 해당한다.
또한, 상기 고농도 불순물이 주입된 실리콘층(114)은 오믹 접촉층으로써, 소오스/드레인 영역을 정의하며, 이는 당업계에서 일반적인 사항이므로, 이하, 구체적인 설명은 생략하기로 한다.
한편, 상기 식각 저지층은 상기 베리어층 물질 및 상기 고농도 불순물이 주입된 실리콘층 물질을 패터닝할 때, 상기 다결정 실리콘층(특히, 채널 영역)이 식각되거나 손상을 받지 않도록 하는 역할을 하게 된다. 상기와 같이 식각 저지층을 이용하여 고농도 불순물이 주입된 실리콘층을 식각하여 소오스/드레인 영역을 형성 하는 공정을 E/S(Etch Stopper) 식각 공정이라고 한다.
즉, 베리어층 물질 및 오믹 접촉층 물질을 상기 식각 저지층을 포함하는 기판 전면에 형성하고, 상기 식각 저지층을 마스크로 하여, 상기 베리어층 물질 및 오믹 접촉층 물질을 일괄 식각하여 베리어층 및 오믹 접촉층을 형성할 수 있다.
다음으로, 도 2f를 참조하면, 상술한 바와 같은 공지된 성막방법에 의하여, 오믹 접촉층인 고농도 불순물이 주입된 실리콘층(114)을 포함하는 기판 전면에 층간 절연막(115)을 형성한다.
상기 층간 절연막(115)은 유기막 또는 무기막으로 이루어질 수 있으며, 상기 유기막은 폴리아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly(phenylenethers) resin) , 폴리페닐렌설파이드계 수지(poly(phenylenesulfides) resin) 및 벤조사이클로부텐(benzocyclobutene, BCB)으로 이루어진 군에서 선택된 하나의 물질을 사용할 수 있고, 상기 무기막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 사용하여 형성할 수 있으며, 본 발명에서 상기 절연막의 재질을 한정하는 것은 아니다.
다음으로 도 2g를 참조하면, 상기 층간 절연막(120)의 일정영역을 제거하여, 상기 층간 절연막(120) 내에 콘택홀(116a, 116b)를 형성한다.
상기 콘택홀은 소오스/드레인 영역을 정의하는 고농도 불순물이 주입된 실리콘층의 일정 영역을 노출시키기 위한 콘택홀에 해당하는 것으로, 상기 콘택홀을 통 하여 고농도 불순물이 주입된 실리콘층에 각각 전기적으로 연결되는 소오스/드레인 전극(117a, 117b)을 형성한다.
이때, 상기 소오스/드레인 전극(117a, 117b)을 형성함에 있어, 상기 소오스/드레인 전극 물질로는 Mo, W, MoW, AlNd, Ti, Al, Al 합금, Ag 및 Ag 합금 등으로 이루어진 군에서 선택되는 하나의 물질로 단일층으로 형성하거나, 배선 저항을 줄이기 위해 저저항물질인 Mo, Al 또는 Ag의 2층 구조 또는 그 이상의 다중막 구조, 즉, Mo/Al/Mo, MoW/Al-Nd/MoW, Ti/Al/Ti, Mo/Ag/Mo 및 Mo/Ag-합금/Mo 등으로 이루어진 군에서 선택되는 하나의 적층구조로 형성한다.
이로써, 본 발명의 실시예에 따른 박막트랜지스터를 제조할 수 있다.
따라서, 상기 도 2a 내지 도 2g에서 상술한 바와 같은 공정을 통하여 박막트랜지스터를 제조하게 되면, 버텀 게이트형 박막트랜지스터에서 다결정 실리콘층으로 구성된 반도체층을 형성함으로써, 탑 게이트형 박막트랜지스터와 같은 박막트랜지스터의 온/오프(On/Off)의 속도가 빠를 뿐만 아니라, 전자 이동도가 높은 장점을 갖게 된다.
또한, SGS 결정화법에 의해 비정질 실리콘층을 결정화함에 의해 다결정 실리콘층과 게이트 절연막의 계면이 노출되지 않아 깨끗한 계면을 얻을 수 있을 뿐만 아니라, SGS 결정화법으로 결정립의 크기가 큰 다결정 실리콘층을 채널 영역으로 이용할 수 있어 누설 전류 특성이 우수하고, 전자 이동도가 큰 박막트랜지스터를 간단한 제조 공정으로 제조할 수 있다.
또한, 반도체층인 다결정 실리콘층과 소오스/드레인 영역을 정의하는 층인 고농도 불순물이 주입된 실리콘층의 사이에 공지된 성막 방법을 사용하여 불순물이 주입되지 않은 비정질 실리콘층을 형성함으로써, 간단한 공정으로 LDD 영역과 동일하게 누설전류(Leakage Current)를 제어하기 위한 층을 형성할 수 있다.
도 3a는 도 1a의 a-a영역에 따른 이펙티브 덴스티(Effective Density)를 나타내는 도면으로, 즉, LDD 영역을 포함하는 일반적인 박막트랜지스터의 이펙티브 덴스티(Effective Density) 상태도이다.
일반적으로 오프전류(Off-Current) 상태를 제어하는 방법으로 LDD 영역을 포함하는 구조가 적용되고 있는데, 이러한 LDD 영역을 포함하는 박막트랜지스터의 구조에서는 드레인 영역에서의 집중되는 전계(Electric Field)를 분산시켜 줌으로써 오프전류(Off-Current) 상태를 제어할 수 있다.
도 3a에서 A는 소오스/드레인 영역, B는 LDD 영역, C는 채널영역을 도시하고 있으며, X는 채널영역의 이펙티브 덴스티(Effective Density), Y는 LDD 영역의 이펙티브 덴스티(Effective Density), Z는 소오스/드레인 영역의 이펙티브 덴스티(Effective Density)를 나타낸다.
도 3a를 참조하면, LDD 영역을 형성하여 줌으로써, Y 영역과 같이 이펙티브 덴스티(Effective Density)를 감소시킬 수 있으며, 이를 통하여 드레인 영역에서의 집중되는 전계(Electric Field)를 분산시켜 줌으로써, 오프전류(Off-Current) 상태를 제어하게 된다.
한편, 도 3b는 도 2e의 b-b영역에 따른 이펙티브 덴스티(Effective Density)를 나타내는 도면으로, 즉, 본 발명에 따른 불순물이 주입되지 않은 비정질 실리콘 층을 포함하는 박막트랜지스터의 이펙티브 덴스티(Effective Density) 상태도이다.
도 3b에서 A'은 소오스/드레인 영역, B'은 불순물이 주입되지 않은 비정질 실리콘층 영역, C'은 채널영역을 도시하고 있으며, X'은 채널영역의 이펙티브 덴스티(Effective Density), Y'은 불순물이 주입되지 않은 비정질 실리콘층 영역의 이펙티브 덴스티(Effective Density), Z'은 소오스/드레인 영역의 이펙티브 덴스티(Effective Density)를 나타낸다.
도 3b를 참조하면, 불순물이 주입되지 않은 비정질 실리콘층 영역을 형성하여 줌으로써, Y' 영역과 같이 이펙티브 덴스티(Effective Density)를 감소시킬 수 있으며, 즉, LDD 영역을 형성한 것과 동일하게 드레인 영역에서의 집중되는 전계(Electric Field)를 분산시켜 줌으로써, 오프전류(Off-Current) 상태를 제어할 수 있음을 알 수 있다.
본 발명을 이상에서 살펴본 바와 같이 실시예들을 통해 설명하였으나, 상기한 실시예들에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a 및 도 1b는 종래의 박막트랜지스터를 나타내는 단면도이다.
도 2a 내지 도 2g는 본 발명에 따른 박막트랜지스터 제조 공정을 도시하는 단면도이다.
도 3a는 도 1a의 a-a영역에 따른 이펙티브 덴스티를 나타내는 도면이다.
도 3b는 도 2e의 b-b영역에 따른 이펙티브 덴스티를 나타내는 도면이다.

Claims (17)

  1. 기판;
    상기 기판 상부에 형성된 게이트 전극;
    상기 게이트 전극 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되고, 다결정 실리콘층을 포함하는 반도체층;
    상기 반도체층 상부의 일정 영역에 형성되는 오믹 접촉층;
    상기 오믹 접촉층을 포함하는 기판 전면에 형성되는 층간절연막;
    상기 층간절연막 내에 형성되는 콘택홀을 통하여 상기 오믹 접촉층과 전기적으로 연결되는 소오소/드레인 전극;
    상기 반도체층의 일정영역 상에 형성되어, 채널영역을 정의하는 식각 저지층; 및
    상기 반도체층과 상기 오믹 접촉층 사이에 위치하는 베리어층을 포함하고,
    상기 베리어층은 상기 식각 저지층과 일부 중첩하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 베리어층은 불순물이 주입되지 않은 비정질 실리콘을 포함하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 오믹 접촉층은 고농도 불순물이 주입된 실리콘을 포함하는 박막트랜지스터.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 식각 저지층은 캡핑층의 일부분인 박막트랜지스터.
  6. 제 5 항에 있어서,
    상기 캡핑층은 실리콘 산화막 또는 실리콘 질화막을 포함하는 박막트랜지스터.
  7. 제 1 항에 있어서,
    상기 다결정 실리콘층에 금속 촉매가 109 내지 1013 atoms/㎠의 면밀도로 잔류하는 박막트랜지스터.
  8. 제 1 항에 있어서,
    상기 베리어층은 상기 오믹 접촉층과 대응하여 형성되는 박막트랜지스터.
  9. 기판 상부에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하여 반도체층을 형성하는 단계;
    상기 반도체층 위에 식각 저지층을 형성하는 단계;
    상기 반도체층의 일정 영역에 베리어층 및 오믹 접촉층을 형성하는 단계;
    상기 오믹 접촉층을 포함하는 기판 전면에 층간 절연막을 형성하고, 상기 층간 절연막에 상기 오믹 접촉층의 일정 영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 층간 절연막의 콘택홀을 통하여 상기 노출된 오믹 접촉층에 각각 전기적으로 연결되는 소오스/드레인 전극을 형성하는 단계를 포함하고,
    상기 베리어층은 상기 식각 저지층과 일부 중첩하여 형성하는 박막트랜지스터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 것은
    상기 비정질 실리콘층 상에 캡핑층을 형성하는 단계;
    상기 캡핑층 상에 금속 촉매층을 형성하는 단계; 및
    상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 형성하는 단계인 박막트랜지스터의 제조방법.
  11. 제 10 항에 있어서,
    상기 다결정 실리콘층으로 결정화하는 단계 이후,
    상기 캡핑층을 패터닝하여 식각 저지층을 형성하는 박막트랜지스터의 제조 방법.
  12. 제 9 항에 있어서,
    상기 다결정 실리콘층을 형성하는 단계 이후,
    상기 다결정 실리콘층 상에 절연막을 형성한 후, 이를 패터닝하여 식각 저지층을 형성하는 박막트랜지스터의 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 다결정 실리콘층의 일정 영역에 베리어층 및 오믹 접촉층을 형성하는 것은 베리어층 물질 및 오믹 접촉층 물질을 상기 식각 저지층을 포함하는 기판 전면에 형성하고, 상기 식각 저지층을 마스크로 하여 일괄 식각하여 형성하는 박막트랜지스터의 제조 방법.
  14. 제 9 항에 있어서,
    상기 베리어층은 불순물이 주입되지 않은 비정질 실리콘을 포함하는 박막트랜지스터의 제조 방법.
  15. 제 13 항에 있어서,
    상기 베리어층은 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법 또는 진공증착법(vacuum evaporation)에 의하여 형성되는 박막트랜지스터의 제조방법.
  16. 제 9 항에 있어서,
    상기 오믹 접촉층은 고농도 불순물이 주입된 실리콘을 포함하는 박막트랜지스터.
  17. 제 9 항에 있어서,
    상기 다결정 실리콘층에 금속 촉매가 109 내지 1013 atoms/㎠의 면밀도로 잔류하는 박막트랜지스터의 제조 방법.
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