TWI613709B - 半導體元件結構及其製造方法與應用其之畫素結構 - Google Patents

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Abstract

本揭露提供一種半導體元件結構及其製造方法與應用其之畫素結構。半導體元件結構包括基板、半導體層、第一導電層、第二導電層、第一介電層及第二介電層。第一介電層位於基板上。第二介電層配置於第一介電層上。半導體層鄰接在第一介電層或第二介電層。半導體層配置於第一介電層或第二介電層上。第一導電層鄰接在第一介電層或第二介電層。第二導電層配置於第一介電層或第二介電層上。第二介電層之等效楊氏模量係小於第一介電層之楊氏模量。

Description

半導體元件結構及其製造方法與應用其之畫素結構
本揭露係關於一種半導體元件結構及其製造方法，以及應用其之畫素結構，特別是指一種具可撓曲特性的半導體元件結構及其製造方法與應用其之畫素結構。
近年來隨著電子裝置輕薄化的趨勢，具撓曲特性、價格便宜又可大面積化的軟性電子裝置已成為廠商發展的重點之一。然而，現行的軟性電子裝置多採犧牲效能為代價，大幅降低了裝置內半導體元件的特性以換取可撓曲性質。
本揭露提供一種半導體元件結構及其製造方法與應用其之畫素結構，能同時兼顧元件之效能以及可撓曲特性。
根據本揭露之一實施例，提出一種半導體元件結構，包括基板、半導體層、第一導電層、第二導電層、第一介電層以及第二介電層。第一介電層位於基板上。第二介電層配置於第一介電層上。半導體層配置於第一介電層或第二介電層上。第一導電層鄰接在第一介電層或第二介電層。第二導電層配置於第二介電層或第一介電層上。第二介電層之等效楊氏模量係小於第一介電層之楊氏模量。
根據本揭露之一實施例，提出一種半導體元件結構的製造方法，包括提供基板。形成第一介電層於該基板上。 形成第二介電層於第一介電層上。形成半導體層於第一介電層或第二介電層上。形成第一導電層鄰接在第一介電層或第二介電層。形成第二導電層於第二介電層或第一介電層上。第二介電層之等效楊氏模量係小於第一介電層之楊氏模量。
根據本揭露之一實施例，提出一種半導體元件結構，包括基板、第一介電層、第二介電層、第一半導體層、第二半導體層、第一導電層及第二導電層。第一介電層位於基板上且包括第一圖案化介電膜及第二圖案化介電膜。第二介電層配置於第一介電層上，其中第二介電層之等效楊氏模量係小於第一介電層之楊氏模量。第一半導體層配置於基板上。第一導電層配置於第一圖案化介電膜之上。第二半導體層配置於第二圖案化介電膜之上，其中第一半導體層與第一導電層係位於第一圖案化介電膜的相對兩側，第一導電層與第二半導體層係位於第二圖案化介電膜的相對兩側。第二導電層配置於第二介電層上並藉由一接觸孔與第一半導體層、第二半導體層或第一導電層電性連接。
根據本揭露，提出一種畫素結構，包括至少二個畫素電極及一驅動電晶體，此些畫素電極連接至驅動電晶體之一端電極。驅動電晶體包括基板、第一介電層、第二介電層、半導體層、第一導電層及第二導電層。第一介電層配置於基板上且包括第一圖案化介電膜及第二圖案化介電膜。第二介電層配置於第一介電層上，其中第二介電層之 等效楊氏模量係小於第一圖案化介電膜或第二圖案化介電膜之楊氏模量。半導體層鄰接第一介電層或第二介電層。第一導電層鄰接在第一介電層或第二介電層，其中半導體層與第一導電層係位於第一圖案化介電膜的相對兩側。第二導電層配置於第二介電層上並藉由接觸孔與半導體層或第一導電層電性連接。驅動電晶體係驅動此些畫素電極以產生畫素。
根據本揭露，提出一種畫素結構，包括至少二個畫素電極與一驅動電晶體，此些畫素電極連接至驅動電晶體之一端電極。驅動電晶體包括基板、介電層、第一導電層及第二導電層。介電層配置於基板上。第一導電層與半導體層係位於介電層的相對兩側。第二導電層配置於介電層之上並藉由接觸孔與半導體層或第一導電層電性連接。驅動電晶體驅動此些畫素電極以產生畫素。
為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式作詳細說明。另外，在下列圖式中，相似的元件將使用相似的標號說明。此外，在本文半導體元件結構係以通道保護層元件結構以及上閘極元件結構為實施例，但亦適用於背通道蝕刻型元件結構。
第一實施例
第1圖繪示本揭露第一實施例之半導體元件結構100 的剖面圖。半導體元件結構100包括基板110、半導體層140、第一導電層120、第二導電層170、第一介電層130以及第二介電層150。在一實施例中，基板110可以包括鄰近的第一區111、第二區112、第三區113、第四區114以及第五區115。在另一實施例中，基板110可以為第一區到第五區111~115其中任一單區，或第一區到第五區其中任2區~4區的組合。
於一實施例中，第一區111至第五區115係可用以設置不同類型之半導體元件。舉例來說，第一區111及第二區112係為電晶體區，用以設置例如薄膜電晶體(TFT)或其他合適之元件。第三區113及第四區114可為電容(capacitor)區，此外第四區114亦可以為第一導電層與第二導電層在佈線上重疊(cross-over)之處。第五區則可為接觸洞(contact hole)區。
請參照第1圖，在基板110上之第一區111及第二區112中，第一導電層120係位於基板110上，其中基板110之材料可以為玻璃，或聚合物材料如聚亞醯胺(Polyimide)、聚醚碸(PES)或聚醚醚酮(PEEK)等，或金屬薄板(metal foil)及其他具有相似特性的材料，本揭露並不對此限制。第一介電層130可包括第一圖案化介電膜131與第二圖案化介電膜132，兩者的材質可以相同或不同。第一圖案化介電膜131覆蓋第一導電層120，而半導體層140位於第一圖案化介電膜131上。換言之，第一導電層120及半導體層140位於第一圖案化介電膜131之兩側，第一 圖案化介電膜131分開第一導電層120及半導體層140。第二圖案化介電膜132位於半導體層140上。第二介電層150配置於該第一介電層上，覆蓋第一圖案化介電膜131及第二圖案化介電膜132。
在一實施例中，開口160暴露部分之第一導電層120或半導體層140。第二導電層170位於開口160中，以與第一導電層120或半導體層140電性連接。在另一實施例中該第二導電層170可位於部分第二介電層150上，且電性連接至少二開口中之第一導電層120或半導體層140。
在一實施例中，第一介電層130以及第二介電層150可為單層或多層結構，由一層或一層以上的圖案化介電膜所組成。
在一實施例中，第一區111及第二區112之第一導電層120、半導體層140及第一介電層130構成下閘極式(bottom-gate)電晶體。也就是說，第一導電層120係為閘極層(gate layer)或閘極電極，半導體層140係為主動層(active layer)，而閘極層位於主動層之下。主動層之材料可包括半導體材料，例如可以是矽基底的材料(Si-based material)，有機半導體如並五苯(Pentacene)、聚(3-己烷基)噻吩P3HT)、DNTT(dinaphthothienothiophene)之類的材料，或者包含ZnO、InOx、GaOx、InxGayZnzO、InxSnyZnzO、AlxSnyZnzO上述材料一種以上的氧化物半導體。第二導電層170透過開口160電性連接第一導電層或主動層(半導體層140)，形成源極接觸與汲極接觸。
請參照第1圖，本揭露之一實施例中，基板110之第三區113的結構相似於第一區111及第二區112之半導體元件結構，差異在於第三區113中第一導電層120、半導體層140及第一圖案化介電膜131可形成一電容C1。
請參照第1圖，本揭露之一實施例中，在基板110之第四區114中，第二介電層150係覆蓋第一導電層120。第一導電層120、第二介電層150與第二導電層170亦可形成一電容C2。
在一實施例中第一介電層130並未覆蓋第一導電層120。但在另一實施例中，第一介電層130亦可部份覆蓋第一導電層120。此外，在電路設計上114區的結構除了可以為電容之外，亦可以為第一導電層120與第二導電層170在佈線上重疊之處。
請參照第1圖，本揭露之一實施例中，在基板110之第五區115中，第二介電層170之開口160係直接暴露出第一導電層120。第二導電層170位於開口160中並與第一導電層120電性連接。第一導電層120、第二導電層170及第二介電層150形成一接觸洞。
在一實施例中，導電層或介電層均可為單層或多層結構，其材料並無特別限定，只要第二介電層150的等效楊氏模量(effective Young’s modules)小於第一介電層130之第一圖案化介電膜131或第二圖案化介電膜132的楊氏模量即可。舉例來說，第二介電層150的材質可選用如聚醯亞胺(Polyimide)、聚乙烯吡咯烷酮(PVP)與聚甲基丙烯酸甲 酯(PMMA)之類的有機材料系統，或是如氧化物、氮化物之類的無機材料系統，或者是兩者的組合。
在另一實施例中，第二介電層150的等效楊氏模量係介於0.1MPa-80GPa之間。第一圖案化介電膜131則可選用例如是SiOx,SiNx,SiON,AlOx,HfOx,HfSiOx,AlN,SiOC之類的氧化物、氮化物無機材料系統，其楊氏模量例如是可介於1-450GPa之間，且於電場強度1MV/cm時漏電流密度小於10-7A/cm2。藉由將第二介電層150之等效楊氏模量設計成較第一圖案化介電膜131小，當撓曲發生時，半導體元件之非主要工作區域第二介電層150會吸收多數的應力，使主要工作區域(第一導電層120、半導體層140及第一介電層130)承受較小形變，提昇元件整體的可撓曲特性。同時，由於位於主要工作區域的第一圖案化介電膜131具有較小的漏電流密度，半導體元件結構100仍可具有較佳之元件特性，例如第三區113結構之電容可以保有較穩定及較佳之電氣特性，如高耐壓，低漏電等性質，可以應用於電路設計之中。
在一實施例中，第四區114之結構除了可以做為電路佈局中第一導電層120以及第二導電層170重疊之外，還可以有效降低電路中的寄生電容外。另外，此結構做為電容時，可以因為第二介電層150具有較低的楊氏模量的特性，在基板撓曲時進而改變厚度，藉由此現象偵測軟性顯示器或軟性電子裝置或軟性電路彎曲的程度。
在一實施例中，第一區111到第五區115皆由第二介 電層150所隔開，但在另一實施例中，也可以僅在任兩種或兩種區域以上以第二介電層150隔開(參照第5圖繪示之未以第二介電層150分隔之結構)。也就是說，只要在電子裝置設計上，有一介電層區隔另一介電層，且這兩者介電層之楊氏模量不相等且除特定用途之電子裝置外(例如偵測軟性電子裝置彎曲之裝置，如上述之本揭露第四區114)，其餘電子裝置配置於楊氏模量較大區域之設計均屬本揭露之範圍。
第2A圖至第2E圖繪示第1圖所示之半導體元件結構100的一製造實施例的流程，以下的製程方式可以例如是物理氣相沉積(PVD)、化學氣相沉積(CVD)、旋佈(Spin coating)、塗佈(coating)或是溶膠凝膠(Sol-gel)等，本揭露並無特別限定。
請參照第2A圖，提供基板110。在一實施例中，基板110分為鄰近之第一區111、第二區112、第三區113、第四區114及第5區115。在另一實施例中基板110可以為任一單區，或任2~4區的任易組合。使用第一光罩(未繪示)進行微影、蝕刻製程，於基板110上形成圖案化的第一導電層120。
請參照第2B圖，形成第一圖案化介電膜131覆蓋基板110及第一導電層120，並以第二光罩(未繪示)進行微影、蝕刻製程，於第一圖案化介電膜131上形成圖案化的半導體層140。在一實施例中，半導體層140僅形成在基板110之第一區111、第二區112及第三區113上，而未 形成在第四區114及第五區115，其功效在於第一區111及第二區112是作為薄膜電晶體之主動層，於第三區113則作為第一圖案化介電膜131之蝕刻保護層，可以確保第三區113之電容結構特性不會因後續製程而改變。
請參照第2C圖，形成第二圖案化介電膜132覆蓋第一圖案化介電膜131及半導體層140。再以第三光罩(未繪示)圖案化第一圖案化介電膜131及第二圖案化介電膜132。在一實施例中，圖案化之後的第一圖案化介電膜131與第二圖案化介電膜132係未覆蓋第四區114上的第一導電層120，然在另一實施例中，第一介電膜130亦可部份覆蓋第四區114上的第一導電層120。
請參照第2D圖，形成第二介電層150覆蓋基板110、第一導電層120、第一圖案化介電膜131及第二圖案化介電膜132，並以第四光罩(未繪示)形成開口160。開口160係暴露部分之第一導電層120或半導體層140。
請參照第2E圖，以第五光罩(未繪示)在開口160處形成圖案化之第二導電層170，進而完成如第1圖所示之半導體元件結構100。
此外，在一實施例中，半導體元件結構的製造方法順序可視實際狀況適當地調整。舉例來說，可在圖案化第一圖案化介電膜及第二圖案化介電膜時先行形成開口。也就是說，可在使用第三光罩圖案化第一圖案化介電膜131及第二圖案化介電膜132的步驟中，一併形成開口160。因此，本揭露實施例之半導體元件結構的製造方法係具有高 製程彈性。
第3A-3E圖說明第1圖之半導體元件結構100的另一製造實施例流程，其與上述第2A-2E圖的製程差異在於開口160的形成時點不同，其餘相同之處不再贅述。
請參照第3A圖，提供基板110。使用第一光罩(未繪示)，在基板110上形成圖案化的第一導電層120。
請參照第3B圖，形成第一圖案化介電膜覆蓋基板110及第一導電層120，並以第二光罩(未繪示)於第一圖案化介電膜131上形成圖案化的半導體層140。
請參照第3C圖，形成第二圖案化介電膜132覆蓋第一圖案化介電膜131及半導體層140，再以第三光罩(未繪示)圖案化第一圖案化介電膜131及第二圖案化介電膜132，並同時形成開口160，暴露或部分暴露第一導電層120或半導體層140。
請參照第3D圖，形成第二介電層150覆蓋基板110、第一導電層120、半導體層140、第一圖案化介電膜131、第二圖案化介電膜132以及開口160，再以第四光罩(未繪示)在第二介電層150上再次形成開口160。
請參照第3E圖，以第五光罩(未繪示)在開口160處形成第二導電層170，進而完成如第1圖所示之半導體元件結構。
第二實施例
第4A圖繪示本揭露第二實施例之半導體元件結構 200的剖面圖。第二實施例係以第一實施例之電晶體結構加以變化，其製程與第一實施例類似，此處不再贅述。請參照第4A圖，其與第一實施例結構不同之處在於半導體元件結構200之第一區111及第二區112中，第二介電層150未完全覆蓋第二圖案化介電膜132。也就是說，開口160範圍較大，且同時暴露部份之半導體層140與第二圖案化介電膜132，在沉積第二導電層170時可依需求對接點做其他設計。
第4B圖與第4C圖為第4A圖之半導體元件結構的變化型。請參照第4B圖，其第二圖案化介電膜132的尺寸不同，僅覆蓋半導體層140的一部分。而第4C圖的半導體元件結構中，第一介電層130僅由單層之第一圖案化介電膜131構成。需特別注意的是，上述態樣並非用以限制本揭露，其他針對第一介電層130、第一圖案化介電膜131或第二圖案化介電膜132之形狀尺寸變化皆包括在本實施例揭露範圍之內。
第三實施例
第5圖繪示本揭露第三實施例之半導體元件結構300的剖面圖。第三實施例之製程亦與第一實施例類似，此處不再贅述。而其結構不同之處在於半導體元件結構300之第一區111及第二區112中，第一圖案化介電膜131或第二圖案化介電膜132係部份斷開或未斷開。也就是說，在前述如第2B-2C圖所示的圖案化步驟中，可視製程或產品 設計不須完全切斷第一圖案化介電膜131或第二圖案化介電層132。此外，第一區111及第二區112之間剩餘的第一圖案化介電膜131更可作為基板110之保護層，避免圖案化步驟時損傷基板。
第四實施例
第6圖繪示本揭露第四實施例之半導體元件結構400的剖面圖，其結構與上述第一實施例之半導體元件結構100的不同之處在於，半導體元件結構400係為上閘極式(top-gate)電晶體。
請參照第6圖，在一實施例之半導體元件結構400中，半導體層240係位於基板210上。第一介電層230包括第一圖案化介電膜231及第二圖案化介電膜232，兩者的材質可相同或不同。第一圖案化介電膜231位於半導體層240上，而第一導電層220位於第一圖案化介電膜231上。也就是說，第一圖案化介電膜231分開第一導電層220與半導體層240，第一導電層220及半導體層240位於第一圖案化介電膜231之兩側。第二圖案化介電膜232位於第一導電層220上。第二介電層250覆蓋第一圖案化介電膜231及第二圖案化介電膜232。第一導電層220、半導體層240及第一圖案化介電膜231係構成上閘極式電晶體。換言之，半導體層240為主動層，而第一導電層220為閘極層，位於主動層之上。兩個分離之開口160暴露部分之半導體層240。兩個第二導電層270位於開口260中， 以與半導體層240電性連接，形成源極接觸與汲極接觸。
其中，第一介電層230可為單層或多層結構，由至少為一層圖案化介電膜所組成。
第五實施例
第7圖繪示本揭露第五實施例之半導體元件結構500之剖面圖。半導體元件結構500包括基板210、第一半導體層241、第二半導體層242、第一導電層220、第二導電層270、第一介電層230以及第二介電層250。基板210包括鄰近的第一區211及第二區212。半導體元件結構500與第一實施例之半導體元件結構100的主要差異之處在於，半導體元件結構500中係同時包括上閘極式電晶體(第一區211)與下閘極式電晶體(第二區212)。
請參照第7圖，在基板210上之第一區211中，第一半導體層241係位於基板210上。第一介電層230包括第一圖案化介電膜231、第二圖案化介電膜232及第三圖案化介電膜233，三者的材質可相同或不同。第一圖案化介電膜231位於第一半導體層241上，而第一導電層層220位於第一圖案化介電膜231上。也就是說，第一圖案化介電膜231分開第一導電層220與第一半導體層241，第一半導體層241與第一導電層220位於第一圖案化介電膜231相對的兩側。第二圖案化介電膜232位於第一導電層220上。第三圖案化介電膜233位於第二圖案化介電膜232上。第二介電層250覆蓋第一圖案化介電膜231、第二圖 案化介電膜232及第三圖案化介電膜233。第一導電層220、第一半導體層241及第一圖案化介電膜231係構成上閘極式電晶體。換言之，第一半導體層241為主動層，而第一導電層220為閘極層，位於主動層之上。兩個分離之開口160暴露部分之第一半導體層241。兩個第二導電層270位於開口260中，以與第一半導體層241電性連接，形成源極接觸與汲極接觸。
請參照第7圖，在基板210上之第二區212中，一第二半導體層242位於第一導電層220之上方，也就是第二圖案化介電膜232上，第二半導體層242與第一半導體層241的材料可以相同或不同。第二圖案化介電膜232分開第一導電層220與第二半導體層242，使得第一導電層220與第二半導體層242位於第二圖案化介電膜的相對兩側。第一導電層220、第二半導體層242及第二圖案化介電膜232係構成下閘極式電晶體。因此，作為閘極層的第一導電層220位於作為主動層的第二半導體層242下方。兩個分離之開口260暴露部分之第二半導體層242。兩個第二導電層270位於開口260中，以與第二半導體層242電性連接，形成源極接觸與汲極接觸。
第8A至第8F圖繪示第7圖所示之半導體元件結構500的一製造實施例的流程，以下的製程方式例如是物理氣相沉積(PVD)、化學氣相沉積(CVD)、旋佈(Spin coating)、塗佈(coating)或是溶膠凝膠(Sol-gel)，本揭露並無特別限定。
請參照第8A圖，提供基板210。基板210分為鄰近之第一區211及第二區212。使用第一光罩(未繪示)於基板210上形成圖案化的第一半導體層241。在一實施例中，第一半導體層241僅形成在基板210之第一區211，而未形成在第二區212。
請參照第8B圖，形成第一圖案化介電膜231覆蓋基板210及第一半導體層241，並以第二光罩(未繪示)於第一圖案化介電膜231上形成圖案化的第一導電層220。
請參照第8C圖，形成第二圖案化介電膜232覆蓋第一圖案化介電膜231及第一導電層220，再以第三光罩(未繪示)於第二圖案化介電膜232上形成圖案化第二半導體層242。此步驟形成之第二半導體層242僅位於基板210之第二區212。
請參照第8D圖，形成第三圖案化介電膜233覆蓋第二半導體層242及第二圖案化介電膜232，再以第四光罩(未繪示)圖案化第一圖案化介電膜231、第二圖案化介電膜232及第三圖案化介電膜233。
請參照第8E圖，形成第二介電層250覆蓋基板210、第一圖案化介電膜231、第二圖案化介電膜232及第三圖案化介電膜233，並以第五光罩(未繪示)形成開口260。開口260係暴露部分之第一半導體層241以及部份之第二半導體層242。
請參照第8F圖，以第六光罩(未繪示)在開口260處形成第二導電層270，進而完成如第7圖所示之半導體元件 結構500。
第六實施例
第9A及第9B圖繪示第六實施例之半導體元件結構600的剖面圖，其製程與前述第五實施例類似，此處不再贅述。半導體元件結構600之第一導電層320、第二導電層370、第一半導體層341、第二半導體層342以及第一介電層330構成一電容結構。由於第一導電層320透過第一圖案化介電膜331與第一半導體層341分開，且透過第二圖案化介電膜332與第二半導體層342分開，在半導體元件結構600中可產生額外的兩個電容C3與C4。
第二導電層370電性連接第一半導體層341以及第二半導體層342。請參照第9A圖，其包括兩個分開的第二導電層370及370’，分別與第一半導體層341與第二半導體層342電性連接。因此，第9A圖中的電容C3與C4為兩個獨立電容，可以分別操作，能夠節省電路或畫素的設計空間。
反之，請參照第9B圖，其第二導電層370係同時與第一半導體層341與第二半導體層342電性連接，使第一半導體層341與第二半導體層342電位相同。因此，第9B圖中的電容C3與C4形成一個較大的電容，可在有限的空間內增加電容量，使得電路或畫素設計更有彈性。
第七實施例
第七實施例為依據本揭露半導體元件結構之一應用實施例。第10A圖繪示依據本揭露之一主動矩陣有機發光二極體(Active-matrix organic light-emitting diode,AMOLED)畫素結構的電路圖，第10B圖繪示第10A圖之驅動電晶體T1與有機發光二極體OLED接觸區域S的剖面圖，第10C圖繪示第10B畫素分割結構的另一種變化例。
請參照第10B圖，其基板110上包括了由半導體層140、第一介電層130、第二介電層150、第一導電層120及第二導電層170構成的半導體元件，作為驅動電晶體(driving TFT)之用。由於第二介電層150之楊氏模量係小於第一介電層130之第一圖案化介電膜之楊氏模量，故此畫素結構具有較佳之可撓性。此外，第10B圖中更將有機發光二極體OLED之子畫素電極190進行切割或圖案化，分割成兩個次畫素電極190a及190b，此些次畫素電極再藉由第二導電層170與驅動電晶體連接。相較於習知AMOLED畫素設計中，子畫素之OLED畫素電極為單一區域的結構，本實施例之子畫素結構進一步提昇了撓曲特性。此外，雖然本揭露實施例中係將OLED畫素電極分割為兩塊，但並不限制於此。於實際應用上可需求或製程限制分割成兩塊以上。更甚者，此將OLED畫素電極分割為兩塊或兩塊以上的設計不一定要用在本揭露的半導體元件結構上，亦可如第10C圖所示，將分割之次畫素電極190a,190b結構用在一般的電晶體上。
綜上所述，雖然本揭露已以實施例揭露如上，然其並 非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500、600‧‧‧半導體元件結構
110、210、310‧‧‧基板
111、211‧‧‧第一區
112、212‧‧‧第二區
113‧‧‧第三區
114‧‧‧第四區
115‧‧‧第五區
120、220、320‧‧‧第一導電層
130、230、330‧‧‧第一介電層
131、231、331‧‧‧第一圖案化介電膜
132、232、332‧‧‧第二圖案化介電膜
140、240、340‧‧‧半導體層
150、250‧‧‧第二介電層
160、260‧‧‧開口
170、270、370、370’‧‧‧第二導電層
190‧‧‧子畫素電極
190a、190b‧‧‧次畫素電極
233、333‧‧‧第三圖案化介電膜
241、341‧‧‧第一半導體層
242、342‧‧‧第二半導體層
C1、C2、C3、C4‧‧‧電容
S‧‧‧區域
T1‧‧‧驅動電晶體
T2‧‧‧開關電晶體
第1圖繪示第一實施例之半導體元件結構的剖面圖。
第2A圖至第2E圖繪示第1圖所示之半導體元件結構的製造方法。
第3A圖至第3E圖繪示第1圖所示之半導體元件結構的另一種製造方法。
第4A圖至第4C圖繪示第二實施例之半導體元件結構的剖面圖。
第5圖繪示第三實施例之半導體元件結構的剖面圖。
第6圖繪示第四實施例之半導體元件結構的剖面圖。
第7圖繪示第五實施例之半導體元件結構的剖面圖。
第8A圖至第8F圖繪示第7圖所示之半導體元件結構的製造方法。
第9A圖至第9B圖繪示第六實施例之半導體元件結構的剖面圖。
第10A圖繪示依據本揭露之一主動矩陣有機發光二極體畫素結構的電路圖，第10B至第10C圖繪示第10A圖之驅動電晶體與有機發光二極體接觸區域結構的剖面圖。
100‧‧‧半導體元件結構
110‧‧‧基板
111‧‧‧第一區
112‧‧‧第二區
113‧‧‧第三區
114‧‧‧第四區
115‧‧‧第五區
120‧‧‧第一導電層
130‧‧‧第一介電層
131‧‧‧第一圖案化介電膜
132‧‧‧第二圖案化介電膜
140‧‧‧半導體層
150‧‧‧第二介電層
160‧‧‧開口
170‧‧‧第二導電層
C1、C2‧‧‧電容

Claims (29)

  1. 一種半導體元件結構，包括：一基板；一第一介電層，位於該基板上，該第一介電層包括一第一圖案化介電膜及一第二圖案化介電膜，該第二圖案化介電膜配置於該第一圖案化介電膜上，該第一圖案化介電膜之楊氏模量係介於1-450GPa之間，且該第一圖案化介電膜漏電流密度於電場強度1MV/cm時係小於10-7A/cm2；一第二介電層，配置於該第一介電層上，該第二介電層之楊氏模量係介於0.1MPa-80GPa之間，其中該第二介電層之等效楊氏模量(Young's modulus)係小於該第一圖案化介電膜之楊氏模量；一半導體層，配置於該第一介電層或該第二介電層上；一第一導電層，鄰接在該第一介電層或該第二介電層；以及一第二導電層，配置於該第二介電層上，該第二導電層貫穿該第二介電層、該第一圖案化介電膜以及第二圖案化介電膜並與該第一導電層電性連接。
  2. 如申請專利範圍第1項所述之半導體元件結構，其中該半導體層及該第一導電層係藉由該第一圖案化介電膜互相分開。
  3. 如申請專利範圍第2項所述之半導體元件結構，其中 該第一圖案化介電膜及該第二圖案化介電膜係為單層或多層結構。
  4. 如申請專利範圍第2項所述之半導體元件結構，其中該第二介電層係為單層或多層結構。
  5. 如申請專利範圍第2項所述之半導體元件結構，其中該第一導電層位在該半導體層之下，該半導體層、該第一導電層、該第二導電層及該第一介電層構成一下閘極式(bottom-gate)電晶體，該半導體層係作為主動層(active layer)，該第一導電層作為閘極電極。
  6. 如申請專利範圍第2項所述之半導體元件結構，其中該第一導電層位在該半導體之上，該半導體層、該第一導電層、該第二導電層及該第一介電層構成一上閘極式(top-gate)電晶體，該半導體層具有主動層之功能，該第一導電層具有閘極電極之功能。
  7. 如申請專利範圍第2項所述之半導體元件結構，其中該半導體層、該第一導電層及該第一介電層構成一電容。
  8. 如申請專利範圍第7項所述之半導體元件結構，其中該電容係由該第一導電層、該半導體層以及該第一介電層之該第一圖案化介電膜構成。
  9. 如申請專利範圍第1項所述之半導體元件結構，其中該第一導電層及該第二導電層係藉由該第二介電層互相分開，該第一導電層、該第二導電層及該第二介電層構成一電容。
  10. 如申請專利範圍第1項所述之半導體元件結構，其中該第一導電層位於該基板上，該第二介電層或該第一介電層具有露出該第一導電層的一開口，該第一導電層與該第二導電層電性連接。
  11. 一種半導體元件結構的製造方法，包括：提供一基板；形成一第一介電層，其中該第一介電層位於該基板上該第一介電層包括一第一圖案化介電膜及一第二圖案化介電膜，該第二圖案化介電膜配置於該第一圖案化介電膜上，該第一圖案化介電膜之楊氏模量係介於1-450GPa之間，且該第一圖案化介電膜漏電流密度於電場強度1MV/cm時係小於10-7A/cm2；形成一第二介電層，其中該第二介電層配置於該第一介電層上，該第二介電層之楊氏模量係介於0.1MPa-80GPa之間，該第二介電層之等效楊氏模量係小於該第一圖案化介電膜之楊氏模量；形成一半導體層，其中該半導體層配置在該第一介電層或該第二介電層上；形成一第一導電層，其中該第一導電層鄰接在該第一介電層或該第二介電層；以及形成一第二導電層配置於該第二介電層上，該第二導電層貫穿該第二介電層、該第一圖案化介電膜以及第二圖案化介電膜並與該第一導電層電性連接。
  12. 如申請專利範圍第11項所述之半導體元件結構的 製造方法，其中該半導體層及該第一導電層係藉由該第一圖案化介電膜互相分開。
  13. 如申請專利範圍第12項所述之半導體元件結構的製造方法，其中該第一圖案化介電膜及該第二圖案化介電膜係為單層或多層結構。
  14. 如申請專利範圍第11項所述之半導體元件結構的製造方法，其中該第二介電層係為單層或多層結構。
  15. 如申請專利範圍第12項所述之半導體元件結構的製造方法，其中該第一導電層位在該半導體層之下，該半導體層、該第一導電層及該第一介電層構成一下閘極式電晶體，該半導體層具有主動層之功能，該第一導電層具有閘極電極之功能。
  16. 如申請專利範圍第12項所述之半導體元件結構的製造方法，其中該第一導電層位在該半導體之上，該半導體層、該第一導電層、該第二導電層及該第一介電層構成一上閘極式電晶體，該第二導電層配置於該第二介電層之上，該半導體層具有主動層之功能，該第一導電層具有閘極電極之功能。
  17. 如申請專利範圍第12項所述之半導體元件結構的製造方法，其中該半導體層、該第一導電層及該第一介電層構成一電容。
  18. 如申請專利範圍第17項所述之半導體元件結構的製造方法，其中該電容係由該第一導電層、該半導體層以及該第一圖案化介電膜構成。
  19. 如申請專利範圍第11項所述之半導體元件結構的製造方法，其中該第二導電層及該第一導電層係藉由該第二介電層互相分開，該第二導電層、該第一導電層及該第二介電層構成一電容。
  20. 如申請專利範圍第11項所述之半導體元件結構的製造方法，其中該第一導電層位於該基板上，該第二介電層或該第一介電層具有露出該第一導電層的一開口，該第一導電層與該第二導電層電性連接。
  21. 一種半導體元件結構，包括：一基板；一第一介電層，位於該基板上且包括一第一圖案化介電膜及一第二圖案化介電膜，其中該第一圖案化介電膜之楊氏模量係介於1-450GPa之間，且該第一圖案化介電膜漏電流密度於電場強度1MV/cm時係小於10-7A/cm2；一第二介電層，配置於該第一介電層上，該第二介電層之楊氏模量係介於0.1MPa-80GPa之間，其中該第二介電層之等效楊氏模量係小於該第一圖案化介電膜之楊氏模量；一第一半導體層，配置於該基板上；一第一導電層，配置於該第一圖案化介電膜之上；一第二半導體層，配置於該第二圖案化介電膜之 上，其中該第一半導體層與該第一導電層係位於該第一圖案化介電膜的相對兩側，該第一導電層與該第二半導體層係位於該第二圖案化介電膜的相對兩側；以及第二導電層，配置於該第二介電層上，該第二導電層貫穿該第二介電層、該第一圖案化介電膜以及第二圖案化介電膜並與該第一導電層電性連接。
  22. 如申請專利範圍第21項所述之半導體元件結構，其中該第一半導體層、該第一導電層及該第二導電層構成一上閘極式電晶體，該第一導電層、該第二半導體層及該第二導電層構成一下閘極式電晶體，該第一導電層係具有閘極層之功能，該第一半導體層及該第二半導體層係具有主動層之功能。
  23. 如申請專利範圍第21項所述之半導體元件結構，其中該第一半導體層、該第一導電層及該第一圖案化介電膜構成一電容，該第一導電層、該第二半導體層及該第二圖案化介電膜構成另一電容。
  24. 如申請專利範圍第23項所述之半導體元件結構，其中該第一半導體層與該第二半導體層的電位相同。
  25. 如申請專利範圍第21項所述之半導體元件結構，其中該第一介電層係為多層結構。
  26. 如申請專利範圍第21項所述之半導體元件結構，其中該第二介電層係為單層或多層結構。
  27. 一種畫素結構，包括：至少二個畫素電極；以及 一驅動電晶體，其中該些畫素電極連接至該驅動電晶體之一端電極，該驅動電晶體包括：一基板；一第一介電層，配置於該基板上且包括一第一圖案化介電膜及一第二圖案化介電膜，其中該第一圖案化介電膜之楊氏模量係介於1-450GPa之間，且該第一圖案化介電膜漏電流密度於電場強度1MV/cm時係小於10-7A/cm2；一第二介電層，配置於該第一介電層上，該第二介電層之楊氏模量係介於0.1MPa-80GPa之間，其中該第二介電層之等效楊氏模量係小於該第一圖案化介電膜或該第二圖案化介電膜之楊氏模量；一半導體層，鄰接在該第一介電層或該第二介電層；一第一導電層，鄰接在該第一介電層或該第二介電層，其中該半導體層與該第一導電層係位於該第一圖案化介電膜的相對兩側；以及一第二導電層，配置於該第二介電層上，該第二導電層貫穿該第二介電層、該第一圖案化介電膜以及第二圖案化介電膜並藉由一接觸孔與該第一導電層電性連接，其中，該驅動電晶體係驅動該些畫素電極，產生一畫素。
  28. 如申請專利範圍第27項所述之畫素結構，其中該第二介電層係為單層或多層結構。
  29. 一種畫素結構，包括：至少二個畫素電極；以及一驅動電晶體，其中畫素電極連接至該驅動電晶體之一端電極，該驅動電晶體包括：一基板；一半導體層，配置於該基板上；一介電層，配置於該半導體層上，該介電層包括一第一圖案化介電膜及一第二圖案化介電膜，該第二圖案化介電膜配置於該第一圖案化介電膜上，該第一圖案化介電膜之楊氏模量係介於1-450GPa之間，且該第一圖案化介電膜漏電流密度於電場強度1MV/cm時係小於10-7A/cm2；一第一導電層，其中該第一導電層與該半導體層係位於該介電層的相對兩側；以及一第二導電層，配置於該介電層之上，該第二導電層貫穿該第一圖案化介電膜以及該第二圖案化介電膜並藉由一接觸孔與該第一導電層電性連接，其中，該驅動電晶體係驅動該些畫素電極，產生一畫素。
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