TWI668870B - 電晶體裝置 - Google Patents

電晶體裝置 Download PDF

Info

Publication number
TWI668870B
TWI668870B TW105141523A TW105141523A TWI668870B TW I668870 B TWI668870 B TW I668870B TW 105141523 A TW105141523 A TW 105141523A TW 105141523 A TW105141523 A TW 105141523A TW I668870 B TWI668870 B TW I668870B
Authority
TW
Taiwan
Prior art keywords
boundary
gate
transistor device
channel
conductive portion
Prior art date
Application number
TW105141523A
Other languages
English (en)
Other versions
TW201822356A (zh
Inventor
王泰瑞
張祖強
馮捷威
顏劭安
陳韋翰
Original Assignee
財團法人工業技術研究院
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 財團法人工業技術研究院 filed Critical 財團法人工業技術研究院
Priority to TW105141523A priority Critical patent/TWI668870B/zh
Priority to CN201710071802.5A priority patent/CN108231883B/zh
Priority to US15/458,984 priority patent/US9960245B1/en
Publication of TW201822356A publication Critical patent/TW201822356A/zh
Application granted granted Critical
Publication of TWI668870B publication Critical patent/TWI668870B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種電晶體裝置包括半導體材料層、閘極層以及絕緣層。半導體材料層一體的包括第一導電部、第二導電部、通道部以及第一凸出部。通道部位於第一導電部與第二導電部之間。通道部具有第一邊界、第二邊界、第三邊界與第四邊界，其中第一邊界與第一導電部鄰接，第二邊界與第二導電部鄰接，而第三邊界與第四邊界連接第一邊界與第二邊界的端點。第一凸出部由通道部的第三邊界向外凸出。閘極層橫越並重疊通道部。閘極層的第一閘極邊界與第二閘極邊界重疊於通道部的第一邊界與第二邊界。絕緣層配置於閘極層與半導體材料層之間。

Description

電晶體裝置
本發明是有關於一種電子元件，且特別是有關於一種電晶體裝置。
隨著電子元件的製作技術的發展，可撓性電子產品的研發已越來越蓬勃。可撓性的電子產品，諸如可撓性顯示面板，必須克服的主要問題在於電子產品在使用過程中會被不斷撓曲，而導致電子產品中的元件可能因為應力的施加而容易損壞。特別是電子元件中，為了實現產品的性能，需要使用半導體材料。很多的半導體材料在承受應力後，其導電性值(或是半導體性質)可能改變，這極導致電子元件的操作穩定性不良。舉例來說，以半導體材料作為通道層的電晶體元件，可能在受到應力之後發生導通電壓(或臨界電壓)偏移的現象，或是發生漏電流的現象。
本發明提供一種電晶體裝置，結構設計有助於減少裝置受到應力後發生的不良影響。
本發明的電晶體裝置，包括半導體材料層、閘極層以及絕緣層。半導體材料層一體的包括第一導電部、第二導電部、通道部以及第一凸出部。通道部位於第一導電部與第二導電部之間。通道部具有第一邊界、第二邊界、第三邊界與第四邊界，其中第一邊界與第一導電部鄰接，第二邊界與第二導電部鄰接，而第三邊界與第四邊界連接第一邊界與第二邊界的端點。第一凸出部由通道部的第三邊界向外凸出。閘極層橫越並重疊通道部。閘極層的第一閘極邊界與第二閘極邊界重疊於通道部的第一邊界與第二邊界。絕緣層配置於閘極層與半導體材料層之間。
基於上述，本發明實施例的電晶體裝置，通過結構的設計改變將半導體材料層的實體邊界遠離於通道部的邊界。如此，電晶體裝置應用於電子產品時，電子產品受到應力後，應力分布趨勢不容易集中於通道部，應力集中區甚至可以遠離通道部，這可避免應力集中效應影響電晶體裝置的性能。
為讓本發明的上述特徵能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明一實施例的電晶體裝置的上視示意圖，圖2為圖1的線A-A的剖面示意圖而圖3為圖1的線B-B的剖面示意圖。請同時參照圖1至圖3，電晶體裝置100可以配置於基板10上，以作為具有開關功能的元件。電晶體結構100包括半導體材料層110、閘極層120以及絕緣層130。半導體材料層110可直接配置於基板10上，不過，在其他的實施例中，半導體材料層110與基板10之間可存在其他膜層，例如緩衝層等。半導體材料層110包括第一導電部111、第二導電部113與通道部115，其中第一導電部111與第二導電部113位於通道部115的兩側，且閘極層120與半導體材料層110的通道部115重疊。絕緣層130配置於閘極層120與半導體材料層110之間。實現開關功能時，閘極層120可被施加需要的電壓，使半導體材料層110的通道部115受到閘極層120的電場作用而允許第一導電部111與第二導電部113之間的電傳輸。
半導體材料層110還包括第一凸出部117以及第二凸出部119。第一導電部111、第二導電部113、通道部115、第一凸出部117以及第二凸出部119彼此實體上連接而一體地構成半導體材料層110。在其他的實施例中，半導體材料層110還可以包括有其他部分，不以此為限。通道部113既位於第一導電部111與第二導電部113之間，也位於第一凸出部117與第二凸出部119之間。
閘極層120則包括閘極122與閘極線124。閘極122是由閘極線124凸伸出來的分支，且閘極122橫越並重疊通道部115。另外，絕緣層130可具有暴露出第一導電部111的開口V1以及暴露出第二導電部113的開口V2，以供連接於其他的線路。絕緣層120的材質可以是無機絕緣材料，如氧化矽、氮化矽、氮氧化矽等，也可以是其他的有機絕緣材料，或上述絕緣材料的疊層。在其他實施例中，絕緣層130可以不具有開口V1與開口V2，使得絕緣層130連續的覆蓋半導體材料層110。
具體來說，通道部115具有第一邊界E1、第二邊界E2、第三邊界E3與第四邊界E4。通道部115在第一邊界E1與第一導電部111鄰接，在第二邊界E2與第二導電部113鄰接，而且在第三邊界E3與第四邊界E4分別鄰接第一凸出部117與第二凸出部119。換言之，第一導電部111與第二導電部113分別由第一邊界E1與第二邊界E2向外凸出而第一凸出部117與第二凸出部119分別由第三邊界E3與第四邊界E4向外凸出，其中所謂的向外凸出是指凸出方向遠離通道部115。在此，第一導電部111、第二導電部113、通道部115、第一凸出部117以及第二凸出部119為一體的，因此第一邊界E1、第二邊界E2、第三邊界E3與第四邊界E4並非實體結構的邊界，而是由半導體材料層110中不同部位的作用界定出來。
以第一邊界E1與第二邊界E2而言，第一導電部111與第二導電部113在電晶體裝置100中作為源極與汲極，而通道部115作為控制電晶體裝置100的開啟與關閉的通道，因此第一導電部111與第二導電部113的導電性高於通道部。如此一來，第一邊界E1與第二邊界E2可以由半導體材料層110中導電特性不同的兩部位之交界來界定。此外，以本實施例而言，閘極層120中用以界定出閘極124的第一閘極邊界G1與第二閘極邊界G2分別重疊於通道部115的第一邊界E1與第二邊界E2，因此也可以利用閘極層120的外型來判定第一邊界E1與第二邊界E2。
另外，通道部115、第一凸出部117以及第二凸出部119可以具有相同導電特性而不一定可藉由導電性質來劃分。因此，在本實施例以及後續實施例中都由連接第一邊界E1與第二邊界E2的端點的連接線界定出第三邊界E3與第四邊界E4而劃分出第一凸出部117與第二凸出部119鄰接於通道部115的邊界。另外，電晶體裝置100操作時，第一凸出部117與第二凸出部119中的電流密度會小於通道部115的電流密度，因此也可以藉由量測半導體材料層110的電流分布情形來判定第一凸出部117與通道部115間的第三邊界E3以及第二凸出部119與通道部115間的第四邊界E4。也就是說，電晶體裝置100操作過程中，第一凸出部117與第二凸出部119大致上不提供通道的功能。
由圖1與圖3可知，第一凸出部117由第三邊界E3向外凸出，第二凸出部119由第四邊界E4向外凸出，且第一凸出部117與第二凸出部119的邊界為半導體材料層110的實體邊界的一部分。因此，第一凸出部117與第二凸出部119的邊界處具有結構上的側壁S1與側壁S2。當電晶體裝置100在使用過程中受到撓曲時，應力的相對集中區往往發生在側壁S1與側壁S2處。在本實施例中，由於側壁S1與第三邊界E3相隔一段距離，而側壁S2與第四邊界E4相隔一段距離，因此可以避免應力集中效應發生於第三邊界E1與第四邊界E2處而有助於降低應力作用對通道部115的影響。如此一來，電晶體裝置100可以具有較好的信賴性，且電晶體裝置100應用於可撓性的電子元件時具有理想的性能。
在本實施例中，半導體材料層110的材質可以為多晶矽，但在其他實施例中也可以是其他矽質半導體、有機半導體或是氧化物半導體材料。以多晶矽材料來說，在製做電晶體裝置100的過程中，可以先在基板10上形成所要形狀的多晶矽島狀物，其形狀可以相同於圖1的半導體材料層110的形狀。接著，可以進行摻雜程序，以將導電性摻質引入第一導電部111與第二導電部113。摻雜程序可以藉由選擇性摻雜技術來實現，也就是說，摻雜程序當中可以僅針對第一導電部111與第二導電部113進行摻雜而不對通道部115、第一凸出部117與第二凸出部119進行摻雜。
在一實施例中，摻雜程序可以在閘極層130形成之後進行。此時，閘極層130可以提供遮擋作用，以使多晶矽島狀物中被閘極層130所遮蔽的部分不受到摻雜以形成通道部113、第一凸出部117與第二凸出部119，而多晶矽島狀物中不被閘極層130遮蔽的部分則受到摻雜以形成第一導電部111與第二導電部113。這種方式可以使得閘極層130的輪廓與通道部115的輪廓自對準。
在另一實施例中，可選擇在製作完多晶矽島狀物後，於多晶矽島狀物上形成光阻圖案以提供遮擋作用，並在光阻圖案的設置下，使多晶矽島狀物中被光阻圖案所遮蔽的部分不受到摻雜以形成通道部113、第一凸出部117與第二凸出部119，而多晶矽島狀物中不被光阻圖案遮蔽的部分則受到摻雜以形成第一導電部111與第二導電部113。此時，在後續製做閘極層130的步驟中，可以採用對應於光阻圖案的光罩來形成閘極層130，使得閘極層130的輪廓與通道部115的輪廓對準，但不以此為限。
圖1的電晶體裝置100僅示意性的說明本發明的一種實施方式，而在其他實施方式中，半導體材料層110與閘極層120的輪廓可以隨不同的設計而改變。以下將以上視圖舉例說明數種其他電晶體裝置的設計，不過基於本發明之精神，電晶體裝置可以包含圖式中未繪示，但本領域的人員可以顯而易知的實現本發明之精神的電晶體裝置的結構。另外，上視圖的圖式中雖未繪出電晶體裝置的絕緣層，但應理解，在以下實施例中，閘極層與半導體材料層之間皆設置有絕緣層(如圖2與圖3所示)。並且，以下實施例中，以相同元件符號標示的構件表示為具有相同功能，且在結構上也具有相同設計。
在圖4中，電晶體裝置200由上視圖來看，其閘極層120的設計可參照圖1的實施例，而第一導電部111、第二導電部113與通道部115也可參照圖1的實施例。在本實施例中，第一凸出部217與第二凸出部219分別自通道部115的第三邊緣E3與第四邊緣E4向外凸出，且第一凸出部217與第二凸出部219的邊界大致上與閘極122的邊界大致切齊。在圖4中，為了可以區分出閘極122、第一凸出部217與第二凸出部219的邊界，將閘極122的邊界些微外移，但應知道，在實體的結構設計上，第一凸出部217與第二凸出部219的邊界大致上與閘極122的邊界重合或切齊。也就是說，閘極122的第三閘極邊界G3實質上重疊於第一凸出部217的邊界。
在圖5中，電晶體裝置300類似於電晶體裝置200。不過，第一凸出部317由通道部115的第三邊界E3凸出的凸出寬度P1可不同於第二凸出部319由通道部115的第四邊界E4凸出的凸出寬度P2。在此，以距離P1小於距離P2為例。另外，在電晶體裝置300中，閘極122由通道部115的第三邊界E3向外凸出的凸出寬度P3可以大於第一凸出部317由通道部115的第三邊界E3凸出的凸出寬度P1，而閘極122由通道部115的第四邊界E4向閘極線124凸出的凸出寬度P4可大致相等於第二凸出部319由通道部115的第四邊界E4凸出的凸出寬度P2。因此，閘極122的面積由第一凸出部317向外凸出而使第一凸出部317完全被閘極122覆蓋，而第二凸出部319則朝向閘極線124延伸而使第二凸出部319的邊界重疊於閘極線124與閘極122的交界。
在圖6中，電晶體裝置400大致相似於電晶體裝置300，不過電晶體裝置400的第二凸出部419更延伸至閘極線124中以部分地重疊於閘極線124。在圖7中，電晶體裝置500大致相似於電晶體裝置400，不過電晶體裝置500的第一凸出部517延伸至其邊界與閘極122的邊界重疊(類似於圖4的實施例)。另外，在圖7中，為了可以區分出閘極122、第一凸出部517與第二凸出部519的邊界，將閘極122的邊界些微外移，但應知道，在實體的結構設計上，第一凸出部517與第二凸出部519的邊界大致上與閘極122的邊界重合或切齊。
在圖8的電晶體裝置600中，閘極622自第三邊界E3由通道部115向外凸出的凸出寬度P3小於第一凸出部617自第三邊界E3由通道部115向外凸出的凸出寬度P1，使得第一凸出部617有一部分未被閘極622遮蔽。此外，閘極622自第四邊界E4由通道部115向閘極線124凸出的凸出寬度P4小於第二凸出部619自第四邊界E4由通道部115向外凸出的凸出寬度P2，使得第二凸出部619部分地延伸至閘極線124中以與閘極線124重疊。
在前述的實施例中，第一凸出部連續地由通道層的第一邊界延伸至第二邊界，因此前述實施例皆是以第一凸出部連接於第三邊界的連接長度等於通道層的第三邊界為例來進行說明，且第二凸出部連接於第四邊界的連接長度也以等於通道層的第四邊界為例來進行說明，但不以此為限。圖9的電晶體裝置700中，第一凸出部717連接於第三邊界E3的連接長度小於通道部115的第三邊界E3的長度且第二凸出部719連接於第四邊界E4的連接長度小於通道部115的第四邊界E4的長度。因此，第一凸出部717與通道部115的第一邊界E1相隔一距離D13，且第一凸出部717與通道部115的第二邊界E2相隔一距離D23。並且，第二凸出部719與通道部115的第一邊界E1相隔一距離D14而第二凸出部719與通道部115的第二邊界E2相隔一距離D24。距離D13、D23、D14與D24可彼此相同，或是至少兩者不同。
圖10的電晶體裝置800中，第一凸出部817連接於第三邊界E3的連接長度小於通道部115的第三邊界E3的長度，且第一凸出部817由通道部115的第三邊界E3向外凸出的凸出寬度P1等於閘極122由通道部115的第三邊界E3向外凸出的凸出寬度P3。因此，第一凸出部817在端部的部分邊界重疊於閘極122的第三閘極邊界G3。另外，第二凸出部819連接於第四邊界E4的連接長度小於通道部115的第四邊界E4的長度，且第二凸出部819由通道部115的第四邊界E4向外凸出的凸出寬度P2等於閘極122由通道部115的第四邊界E4向閘極線124凸出的凸出寬度P4。此時，第二凸出部819在端部的部分邊界可以重疊於閘極122與閘極線124的交界。
圖11的電晶體裝置900中，第一凸出部917連接於第三邊界E3的連接長度小於通道部115的第三邊界E3的長度，且第二凸出部919連接於第四邊界E4的連接長度小於通道部115的第四邊界E4的長度。此外，第一凸出部917由通道部115的第三邊界E3向外凸出的凸出寬度P1大於閘極122由通道部115的第三邊界E3向外凸出的凸出寬度P3，且第二凸出部919由通道部115的第四邊界E4向外凸出的凸出寬度P2大於閘極122由通道部115的第四邊界E4向閘極線124凸出的凸出寬度P4。此時，第一凸出部917部分地位於閘極122之外。
圖12的電晶體裝置1000中，第一凸出部1017與第二凸出部1019都完全被閘極122遮蓋，且第一凸出部1017由通道部115的第三邊界E3向外凸出的凸出寬度P1小於第二凸出部1019由通道部115的第四邊界E4向外凸出的凸出寬度P2。圖13的電晶體裝置1100中，第一凸出部1117與第二凸出部1119都完全被閘極122遮蓋，且第一凸出部1117由通道部115的第三邊界E3向外凸出的凸出寬度P1小於第二凸出部1119由通道部115的第四邊界E4向外凸出的凸出寬度P2。此外，第二凸出部1119延伸超過閘極122與閘極線124的交界而部分重疊於閘極線124。
圖14的電晶體裝置1200中，第一凸出部1217由通道部115的第三邊界E3向外凸出的凸出寬度P1相同於閘極122由通道部115的第三邊界E3向外凸出的凸出寬度P3。因此，第一凸出部1217自端部的部分邊界重疊於閘極122的第三閘極邊界G3。另外，第一凸出部1217連接於第三邊界E3與第二凸出部1219連接於第四邊界E4的連接長度分別小於通道部115的第三邊界E3與第四邊界E4的長度。
圖15的電晶體裝置1300中，閘極1322的第三閘極邊界G3大致上重疊於通道部115的第三邊界E3，因此第一凸出部1317自第三邊界E3以及第三閘極邊界G3向外凸出而不重疊於閘極1322。圖16的電晶體裝置1400中，第一凸出部1417連接於第三邊界E3的連接長度小於通道部115的第三邊界E3，且第二凸出部1419連接於第四邊界E4的連接長度小於通道部115的第四邊界E4。此外，閘極1422的第三閘極邊界G3大致上重疊於通道部115的第三邊界E3，因此第一凸出部1417自第三邊界E3以及第三閘極邊界G3向外凸出而不重疊於閘極1422。
圖17的電晶體裝置1500中，第二凸出部1519自通道部115的第四邊界E4向外凸出的凸出寬度P2大於第一凸出部1517自通道部115的第三邊界E3向外凸出的凸出寬度P1。並且，閘極1522的第三閘極邊界G3重疊於通道部115的第三邊界E3，使得第一凸出部1517不被閘極1522遮擋。圖18的電晶體裝置1600相似於圖17的電晶體裝置，不過電晶體裝置1600的第二凸出部1619朝向閘極線124延伸而部分重疊於閘極線124。圖19的電晶體裝置1700相似於圖17的電晶體裝置1500，不過電晶體裝置1700的第一凸出部1717連接於第三邊界E3的連接長度小於通道部115的第三邊界E3且第二凸出部1719連接於第四邊界E4的連接長度小於通道部的第四邊界E4。在此，第二凸出部1719自通道部115的第四邊界E4向外凸出的凸出寬度P2大於第一凸出部1717自通道部115的第三邊界E3向外凸出的凸出寬度P1。同時，閘極1722的第三閘極邊界G3重疊於通道部115的第三邊界E3，使得第一凸出部1717不被閘極1522遮擋。圖20的電晶體裝置1800相似於圖19的電晶體裝置1700，不過電晶體裝置1800的第二凸出部1819朝向閘極線124延伸以部分地重疊閘極線124。
圖21的電晶體裝置1900中，第一凸出部1917自通道部115的第三邊界E3凸出的凸出寬度P1A為非均一寬度，且第二凸出部1919自通道部115的第四邊界E4凸出的凸出寬度P2A也為非均一寬度。凸出寬度P1A由通道部115的第一邊界E1朝向第二邊界E2的變化包括先增加、維持一定、再減少，而凸出寬度P2A由通道部115的第一邊界E1朝向第二邊界E2的變化也類似地包括先增加、維持一定、再減少。因此，第一凸出部1917與第二凸出部1919為梯形。此外，寬度P1A的最大值小於閘極122由通道部115的第三邊界E3向外凸出的凸出寬度P3，而寬度P2A的最大值小於閘極122由通道部115的第四邊界E4向閘極線124凸出的凸出寬度P4。
圖22的電晶體裝置2000中，第一凸出部2017自通道部115的第三邊界E3凸出的凸出寬度P1A為非均一寬度，且第二凸出部2019自通道部115的第四邊界E4凸出的凸出寬度P2A也為非均一寬度。凸出寬度P1A與凸出寬度P2A由通道部115的第一邊界E1朝向第二邊界E2的變化都是先增加、維持一定、再減少。因此，第一凸出部2017與第二凸出部2019為梯形。此外，寬度P1A的最大值等於閘極122由通道部115的第三邊界E3向外凸出的凸出寬度P3，而寬度P2A的最大值等於閘極122由通道部115的第四邊界E4向閘極線124凸出的凸出寬度P4。
圖23的電晶體裝置2100中，第一凸出部2117自通道部115的第三邊界E3凸出的凸出寬度P1B為非均一寬度，且第二凸出部2119自通道部115的第四邊界E4凸出的凸出寬度P2B也為非均一寬度。凸出寬度P1B與凸出寬度P2B由通道部115的第一邊界E1朝向第二邊界E2的變化都是先線性增加再線性減少。因此，第一凸出部2017與第二凸出部2019為三角形。在本實施例中，寬度P1B的最大值可大於閘極122由通道部115的第三邊界E3向外凸出的凸出寬度P3，而凸出寬度P2B的最大值可大於閘極122由通道部115的第四邊界E4向閘極線124凸出的凸出寬度P4。
圖24的電晶體裝置2200中，第一凸出部2217自通道部115的第三邊界E3凸出的凸出寬度P1A為非均一寬度，且第二凸出部2219自通道部115的第四邊界E4凸出的凸出寬度P2A也為非均一寬度。凸出寬度P1A與凸出寬度P2A由通道部115的第一邊界E1朝向第二邊界E2的變化都是先增加、維持一定、再減少。因此，第一凸出部2217與第二凸出部2219為梯形。此外，凸出寬度P1A的最大值小於凸出寬度P2A的最大值。
圖25的電晶體裝置2300中，第一凸出部2317自通道部115的第三邊界E3凸出的凸出寬度P1A為非均一寬度，且第二凸出部2319自通道部115的第四邊界E4凸出的凸出寬度P2B也為非均一寬度。凸出寬度P1A由通道部115的第一邊界E1朝向第二邊界E2的變化是先增加、維持一定、再減少，而凸出寬度P2B由通道部115的第一邊界E1朝向第二邊界E2的變化是先線性增加再線性減少。因此，第一凸出部2317為梯形，而第二凸出部2319為三角形。此外，凸出寬度P1A的最大值小於凸出寬度P2A的最大值。
圖26的電晶體裝置2400中，第一凸出部2417自通道部115的第三邊界E3凸出的凸出寬度P1A為非均一寬度，且第二凸出部2419自通道部115的第四邊界E4凸出的凸出寬度P2B也為非均一寬度。凸出寬度P1A由通道部115的第一邊界E1朝向第二邊界E2的變化是先增加、維持一定、再減少，而凸出寬度P2B由通道部115的第一邊界E1朝向第二邊界E2的變化是先線性增加再線性減少。因此，第一凸出部2417為梯形，而第二凸出部2419為三角形。此外，凸出寬度P1A的最大值大致等於閘極122自通道部115的第三邊界E3向外凸出的凸出寬度P3，使閘極122在端部的邊界重疊於第一凸出部2417在端部的邊界。凸出寬度P2B的最大值大於閘極122自通道部115的第四邊界E4向閘極線124凸出的凸出寬度P4。
圖27的電晶體裝置2500中，第一凸出部2517自通道部115的第三邊界E3凸出的凸出寬度P1B為非均一寬度，且第二凸出部2519自通道部115的第四邊界E4凸出的凸出寬度P2B也為非均一寬度。凸出寬度P1B與凸出寬度P2B由通道部115的第一邊界E1朝向第二邊界E2的變化都是先非線性增加再非線性減少。因此，第一凸出部2517與第二凸出部2519為似半圓形。在本實施例中，寬度P1B的最大值可等於閘極122由通道部115的第三邊界E3向外凸出的凸出寬度P3，而寬度P2B的最大值可大於閘極122由通道部115的第四邊界E4向閘極線124凸出的凸出寬度P4。圖28的電晶體裝置2600相似於圖27的電晶體裝置2500，不過電晶體裝置2600的第一凸出部2617連接於第三邊界E3的連接長度小於通道部115的第三邊界E3的長度，且第一凸出部2617由通道部115的第三邊界E3凸出的凸出寬度P1B的最大值可小於閘極122由通道部115的第三邊界E3向外凸出的凸出寬度P3。
圖29的電晶體裝置2700中，第一凸出部2717自通道部115的第三邊界E3凸出的凸出寬度P1B為非均一寬度，且第二凸出部2719自通道部115的第四邊界E4凸出的凸出寬度P2B也為非均一寬度。凸出寬度P1B與凸出寬度P2B由通道部115的第一邊界E1朝向第二邊界E2的變化都是先非線性增加再非線性減少。因此，第一凸出部2717與第二凸出部2719為似半圓形。在本實施例中，寬度P1B的最大值可等於閘極122由通道部115的第三邊界E3向外凸出的凸出寬度P3，而寬度P2B的最大值可小於閘極122由通道部115的第四邊界E4向閘極線124凸出的凸出寬度P4。此外，第一凸出部2717連接於第三邊界E3的連接長度小於通道部115的第三邊界E3的長度，且第二凸出部2719連接於第四邊界E4的連接長度小於通道部115的第四邊界E4的長度。
圖30的電晶體裝置2800中，第一凸出部2817與第二凸出部2819為似半圓形。在本實施例中，寬度P1B的最大值小於閘極122由通道部115的第三邊界E3向外凸出的凸出寬度P3，而寬度P2B的最大值也小於閘極122由通道部115的第四邊界E4向閘極線124凸出的凸出寬度P4。此外，第一凸出部2717連接於第三邊界E3的連接長度小於通道部115的第三邊界E3的長度，且第二凸出部2719連接於第四邊界E4的連接長度小於通道部115的第四邊界E4的長度。
圖31的電晶體裝置2900中，第一凸出部2917自通道部115的第三邊界E3凸出的凸出寬度P1C為非均一寬度，且第二凸出部2919自通道部115的第四邊界E4凸出的凸出寬度P2C也為非均一寬度。凸出寬度P1C與凸出寬度P2C由通道部115的第一邊界E1朝向第二邊界E2的變化都是先增加、維持一定、減少、增加、維持一定、再減少。因此，第一凸出部2917與第二凸出部2919為似雙峰型。
圖32的電晶體裝置3000相似於圖31的電晶體裝置3000，不過電晶體裝置3000中，閘極3022由通道部115的第三邊界E3向外凸出的凸出寬度P3A為非均一寬度，且凸出寬度P3A由通道部115的第一邊界E1朝向第二邊界E2的變化都是先增加、維持一定、減少、增加、維持一定、再減少。因此閘極3022具有雙峰型外型。
圖33的電晶體裝置3100中，半導體材料層3110包括第一導電部3111、第二導電部3113、通道部3115、第一凸出部3117以及第二凸出部3119外，還包括第一低導電部3111A與第二低導電部3113A。第一低導電部3111A位於第一導電部3111周邊，且第二低導電部3113A位於第二導電部3113周邊。第一低導電部3111A與第二低導電部3113A都未重疊於閘極層120。第一低導電部3111A與第二低導電部3113A的邊界構成半導體材料層3110的邊界的一部份。
具體而言，第一導電部3111、第二導電部3113、通道部3115、第一凸出部3117、第二凸出部3119、第一低導電部3111A與第二低導電部3113A可以在單一個半導體島狀物上進行選擇性摻雜程序來形成，其中選擇性摻雜程序僅在第一導電部3111、第二導電部3113執行摻雜。第一導電部3111與第二導電部3113分別的摻雜濃度大於第一低導電部3111A、第二低導電部3113A、通道部3115、第一凸出部3117與第二凸出部3119分別的摻雜濃度。另外，閘極層120的閘極122覆蓋通道部3115且更由通道部3115的第三邊界E3向外延伸至超出第一凸出部3117。在此，第一凸出部3117與第二凸出部3119的邊界可與第一低導電部3111A及第二低導電部3113A的邊界共線。
以上的實施例都是以第一凸出部不超出通道層的第三邊界且第二凸出部不超出通道層的第四邊界為例進行說明，但不以此為限。以圖34為例，電晶體裝置3200大致上由圖1的半導體裝置改變而來，其中閘極層120以同樣的元件符號標示。電晶體裝置3200中，半導體材料層3210包括第一導電部3211、第二導電部3213、通道部3215與第一凸出部3217與第二凸出部3219。第一導電部3211包括一第一頸縮區3211A以及一第一連接區3211B。第一連接區3211B位於第一頸縮區3211A與通道區3215之間。第二導電部3213也具有類似於第一導電部3211的設計而包括第二頸縮部3213A與第二連接部3213B。第一凸出部3217包括彼此連接第一內凸出區3217A與第一外凸出區3217B，其中第一內凸出區3217A由通道部3215的第三邊界E3向外凸出且第一外凸出區3217B由第一導電部3211的第一連接區3211B向外凸出，使得第一外凸出區3217B位在閘極層120的面積之外。第二凸出部3219也具有相似於第一凸出部3217的結構設計。第一凸出部3217由通道區3215向外凸出使得第一凸出部3217的邊界在結構上造成的坡度變化不致影響通道區3215的性能。第二凸出部3219也提供相似的功能。
由於電晶體裝置3200致能時，電流會選擇以最短距離流動的特性，第一頸縮區3211A在第一導電部3211中相對較窄將使得電流分佈受限於第一頸縮區3211A的寬度W3211A。亦即，電晶體裝置3200致能時，流經第一連接區3211B的電流密度可大於流經第一外凸出區3217B的電流密度。因此，通道區3215的第一邊界E1可以由第一連接區3211B與第一頸縮區3211A的交界I1投影至第一閘極邊界G1的投影線來界定。另外，通道區3215的第二邊界E2可以由第二連接區3213B與第二頸縮區3213A的交界I2投影至第二閘極邊界G2的投影線來界定。
圖35的電晶體裝置3300相似於的電晶體裝置3200，不過第一凸出部3317與第二凸出部3319的邊界大致上與閘極122的邊界大致切齊。第一凸出部3317由通道部3215的第三邊界E3凸出的凸出寬度P1等於閘極122由通道部3215的第三邊界E3向外凸出的凸出寬度P3，且第二凸出部3319由通道部3215的第四邊界E4凸出的凸出寬度P2等於閘極122由通道部3215的第四邊界E4向外凸出至閘極線124的凸出寬度P4。
在圖36的電晶體裝置3400中，第一凸出部3317與閘極線124的設計相同於圖35的實施例，不過第二凸出部3419由通道部3215的第四邊界E4凸出的凸出寬度P2大於閘極122由通道部3215的第四邊界E4向外凸出至閘極線124的凸出寬度P4。因此，第二凸出部3419部分的重疊閘極線124。在圖37的電晶體裝置3500中，第二凸出部3419與閘極線124的設計相同於圖36的實施例，不過第一凸出部3217由通道部3215的第三邊界E3凸出的凸出寬度P1小於閘極122由通道部3215的第三邊界E3向外凸出的凸出寬度P3。在圖38的電晶體裝置3600中，第二凸出部3319與閘極線124的設計相同於圖35的實施例，不過第一凸出部3217由通道部3215的第三邊界E3凸出的凸出寬度P1小於閘極122由通道部3215的第三邊界E3向外凸出的凸出寬度P3。
綜上所述，本發明實施例的電晶體裝置中，半導體材料層的實體輪廓比作為通道的通道部的輪廓更大，因此電晶體裝置在受到應力時，相對的應力集中區域可以遠離通道部而有助於避免應力導致電晶體裝置的性能受到影響。具體而言，本發明實施例的電晶體裝置可以應用於可撓性產品中，而有助於減緩或是抑制可撓性產品被撓曲時可能導致電晶體裝置的性能改變。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧基板
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500、2600、2700、2800、2900、3000、3100、3200、3300、3400、3500、3600‧‧‧電晶體裝置
110、210、3110、3210‧‧‧半導體材料層
111、3111、3211‧‧‧第一導電部
113、3113、3213‧‧‧第二導電部
115、3115、3215‧‧‧通道部
117、217、317、517、617、717、817、917、1017、1117、1217、1317、1417、1517、1717、1917、2017、2117、2217、2317、2417、2517、2617、2717、2817、2917、3117、3217、3317‧‧‧第一凸出部
119、219、319、419、619、719、819、919、1019、1119、1219、1419、1519、1619、1719、1819、1919、2019、2119、2219、2319、2419、2519、2719、2819、2919、3119、3219、3319、3419‧‧‧第二凸出部
120‧‧‧閘極層
122、622、1322、1422、1522、1722、3022‧‧‧閘極
124‧‧‧閘極線
130‧‧‧絕緣層
3111A‧‧‧第一低導電部
3113A‧‧‧第二低導電部
3211A‧‧‧第一頸縮區
3211B‧‧‧第一連接區
3213A‧‧‧第二頸縮區
3213B‧‧‧第二連接區
3217A‧‧‧第一內凸出區
3217B‧‧‧第一外凸出區
A-A、B-B‧‧‧線
D13、D14、D23、D24‧‧‧距離
E1‧‧‧第一邊界
E2‧‧‧第二邊界
E3‧‧‧第三邊界
E4‧‧‧第四邊界
G1‧‧‧第一閘極邊界
G2‧‧‧第二閘極邊界
G3‧‧‧第三閘極邊界
I1、I2‧‧‧交界
S1、S2‧‧‧側壁
V1、V2‧‧‧開口
P1、P1A、P1B、P1C、P2、P2A、P2B、P2C、P3、P3A、P4‧‧‧凸出寬度
W3211A‧‧‧寬度
圖1為本發明一實施例的電晶體裝置的上視示意圖。 圖2為圖1的線A-A的剖面示意圖。 圖3為圖1的線B-B的剖面示意圖。 圖4至圖38為本發明數種實施例的電晶體裝置的上視示意圖。

Claims (17)

  1. 一種電晶體裝置，包括：一半導體材料層，一體的包括一第一導電部、一第二導電部、通道部以及一第一凸出部，該通道部位於該第一導電部與該第二導電部之間，其中該通道部具有一第一邊界、一第二邊界、一第三邊界與一第四邊界，該第一邊界與該第一導電部鄰接，該第二邊界與該第二導電部鄰接，而該第三邊界與該第四邊界連接該第一邊界與該第二邊界的端點，該第一凸出部由該通道部的該第三邊界向外凸出，其中該第一導電部與該第二導電部的導電性優於該通道部與該第一凸出部；一閘極層，橫越並重疊該通道部，該閘極層的一第一閘極邊界與一第二閘極邊界重疊於該通道部的該第一邊界與該第二邊界，且該閘極層的一第三閘極邊界重疊於該第一凸出部的邊界；以及一絕緣層，配置於該閘極層與該半導體材料層之間。
  2. 如申請專利範圍第1項所述的電晶體裝置，其中該閘極層包括一閘極線與一閘極，該閘極是由該閘極線凸伸出來的分支，且該閘極橫越並重疊該通道部。
  3. 如申請專利範圍第1項所述的電晶體裝置，其中該閘極層與該第一凸出部至少部分重疊。
  4. 如申請專利範圍第1項所述的電晶體裝置，其中該閘極層的一第三閘極邊界重疊於該通道層的該第三邊界。
  5. 如申請專利範圍第1項所述的電晶體裝置，其中該第一凸出部的邊界即為該半導體材料層的邊界的一部份。
  6. 如申請專利範圍第1項所述的電晶體裝置，其中該半導體材料層更包括一第二凸出部，該通道部位於該第一凸出部與該第二凸出部之間。
  7. 如申請專利範圍第6項所述的電晶體裝置，其中該第一凸出部由該第三邊界向外凸出一第一凸出寬度，且該第二凸出部由該第四邊界向外凸出一第二凸出寬度。
  8. 如申請專利範圍第7項所述的電晶體裝置，其中該第一凸出寬度與該第二凸出寬度不同。
  9. 如申請專利範圍第7項所述的電晶體裝置，其中該第一凸出寬度與該第二凸出寬度中至少一者為非均一寬度。
  10. 如申請專利範圍第7項所述的電晶體裝置，其中該第一凸出寬度與該第二凸出寬度中至少一者由該第一邊界朝向該第二邊界的變化包括先增加再減少。
  11. 如申請專利範圍第1項所述的電晶體裝置，其中該第一導電部與該第二導電部分別的摻雜濃度大於該通道部與該第一凸出部分別的摻雜濃度。
  12. 如申請專利範圍第1項所述的電晶體裝置，其中該半導體材料層更包括位於該第一導電部周邊的一第一低導電部與位於該第二導電部周邊的一第二低導電部，該第一低導電部與該第二 低導電部都未重疊於該閘極層，該第一低導電部與該第二低導電部的邊界構成該半導體材料層的邊界的一部份。
  13. 如申請專利範圍第12項所述的電晶體裝置，其中該第一導電部與該第二導電部分別的摻雜濃度大於該第一低導電部、該第二低導電部、該通道部與該第一凸出部分別的摻雜濃度。
  14. 如申請專利範圍第1項所述的電晶體裝置，其中該第一導電部包括一第一頸縮區以及一第一連接區，該第一連接區位於該第一頸縮區與該通道區之間，該第一連接區與該第一頸縮區的交界投影至該第一閘極邊界的投影線為該通道區的該第一邊界，而該第一凸出部包括彼此連接第一內凸出區與第一外凸出區，該第一內凸出區由該通道部的該第三邊界向外凸出且該第一外凸出區由該第一導電部的該第一連接區向外凸出。
  15. 如申請專利範圍第14項所述的電晶體裝置，其中該第一外凸出區位在該閘極層的面積之外。
  16. 如申請專利範圍第14項所述的電晶體裝置，其中該電晶體裝置致能時，流經該第一頸縮區的電流密度大於流經該第一外凸出區的電流密度。
  17. 如申請專利範圍第1項所述的電晶體裝置，其中該第一凸出部連接於該第三邊界的連接長度小於該第三邊界的長度。
TW105141523A 2016-12-15 2016-12-15 電晶體裝置 TWI668870B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW105141523A TWI668870B (zh) 2016-12-15 2016-12-15 電晶體裝置
CN201710071802.5A CN108231883B (zh) 2016-12-15 2017-02-09 晶体管装置
US15/458,984 US9960245B1 (en) 2016-12-15 2017-03-15 Transistor device having protruding portion from channel portion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105141523A TWI668870B (zh) 2016-12-15 2016-12-15 電晶體裝置

Publications (2)

Publication Number Publication Date
TW201822356A TW201822356A (zh) 2018-06-16
TWI668870B true TWI668870B (zh) 2019-08-11

Family

ID=62016515

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105141523A TWI668870B (zh) 2016-12-15 2016-12-15 電晶體裝置

Country Status (3)

Country Link
US (1) US9960245B1 (zh)
CN (1) CN108231883B (zh)
TW (1) TWI668870B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200741800A (en) * 2006-04-17 2007-11-01 Ind Tech Res Inst Thin film transistor (TFT) and method for fabricating the same
TWI300625B (en) * 2006-05-16 2008-09-01 Ind Tech Res Inst Structure of semiconductor device and fabrication method
US20100127270A1 (en) * 2008-11-24 2010-05-27 Industrial Technology Research Institute Thin film transistor
US20110168893A1 (en) * 2010-01-13 2011-07-14 Tegam, Inc. Coaxial to Dual Co-Planar Waveguide Launcher for Microwave Bolometry
US20130032866A1 (en) * 2006-03-08 2013-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20130222219A1 (en) * 2010-11-15 2013-08-29 Sharp Kabushiki Kaisha Thin-film transistor substrate, display device provided with same, and method for producing thin-film transistor substrate
US20140110715A1 (en) * 2012-10-24 2014-04-24 Industrial Technology Research Institute Thin Film Transistor Array Panel and Manufacturing Method Thereof
US20140131678A1 (en) * 2012-11-14 2014-05-15 Samsung Display Co., Ltd. Thin film transistor and organic light emitting pixel having the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62250671A (ja) * 1986-04-24 1987-10-31 Agency Of Ind Science & Technol 半導体装置
JPH0389555A (ja) * 1989-09-01 1991-04-15 Hitachi Ltd 半導体装置及びその製法
JP3350014B2 (ja) * 2000-01-31 2002-11-25 松下電器産業株式会社 半導体装置
DE10333549B3 (de) * 2003-07-23 2005-01-13 Infineon Technologies Ag Charge-Trapping-Speicherzelle
US6943391B2 (en) * 2003-11-21 2005-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Modification of carrier mobility in a semiconductor device
TWI267119B (en) * 2005-04-29 2006-11-21 Ind Tech Res Inst Thin-film transistor
KR100698692B1 (ko) * 2005-07-20 2007-03-23 삼성에스디아이 주식회사 평판표시장치
TWI281586B (en) * 2005-09-13 2007-05-21 Ind Tech Res Inst Pixel array
TWI285434B (en) * 2006-03-17 2007-08-11 Ind Tech Res Inst Thin film transistor device with high symmetry
CN101083285A (zh) * 2006-05-31 2007-12-05 松下电器产业株式会社 半导体器件
CN100570836C (zh) * 2006-07-26 2009-12-16 财团法人工业技术研究院 多晶硅薄膜晶体管及其制造方法
CN101752424B (zh) * 2008-12-17 2011-10-26 财团法人工业技术研究院 薄膜晶体管
TWI483401B (zh) * 2010-10-12 2015-05-01 Au Optronics Corp 薄膜電晶體與顯示面板
CN103545213B (zh) * 2012-07-16 2016-12-28 中国科学院微电子研究所 半导体器件及其制造方法
TWI613709B (zh) 2013-02-20 2018-02-01 財團法人工業技術研究院 半導體元件結構及其製造方法與應用其之畫素結構
KR20150066690A (ko) * 2013-12-09 2015-06-17 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
TWI555150B (zh) 2014-05-27 2016-10-21 財團法人工業技術研究院 電子元件及其製法
US9391208B2 (en) 2014-10-17 2016-07-12 Industrial Technology Research Institute Electronic device and method of manufacturing the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130032866A1 (en) * 2006-03-08 2013-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW200741800A (en) * 2006-04-17 2007-11-01 Ind Tech Res Inst Thin film transistor (TFT) and method for fabricating the same
TWI300625B (en) * 2006-05-16 2008-09-01 Ind Tech Res Inst Structure of semiconductor device and fabrication method
US20100127270A1 (en) * 2008-11-24 2010-05-27 Industrial Technology Research Institute Thin film transistor
US20110168893A1 (en) * 2010-01-13 2011-07-14 Tegam, Inc. Coaxial to Dual Co-Planar Waveguide Launcher for Microwave Bolometry
US20130222219A1 (en) * 2010-11-15 2013-08-29 Sharp Kabushiki Kaisha Thin-film transistor substrate, display device provided with same, and method for producing thin-film transistor substrate
US20140110715A1 (en) * 2012-10-24 2014-04-24 Industrial Technology Research Institute Thin Film Transistor Array Panel and Manufacturing Method Thereof
US20140131678A1 (en) * 2012-11-14 2014-05-15 Samsung Display Co., Ltd. Thin film transistor and organic light emitting pixel having the same

Also Published As

Publication number Publication date
US9960245B1 (en) 2018-05-01
TW201822356A (zh) 2018-06-16
CN108231883B (zh) 2020-09-25
CN108231883A (zh) 2018-06-29

Similar Documents

Publication Publication Date Title
TWI692015B (zh) 電晶體裝置
US7485925B2 (en) High voltage metal oxide semiconductor transistor and fabricating method thereof
TWI683298B (zh) 畫素陣列基板
KR19990032427A (ko) 액정 표시 장치용 박막 트랜지스터
JP2010087436A (ja) 半導体装置
TWI499053B (zh) 具有增益變化補償之電晶體
US7193275B2 (en) Semiconductor device allowing modulation of a gain coefficient and a logic circuit provided with the same
US10312376B2 (en) Thin film transistor and method for manufacturing the same
KR101970783B1 (ko) 반도체 장치
US10431655B2 (en) Transistor structure
KR101185554B1 (ko) 반도체 장치
TWI668870B (zh) 電晶體裝置
KR20080030838A (ko) 웨이브형 리세스게이트의 레이아웃 및 그를 이용한리세스게이트의 제조 방법
TWI745540B (zh) 半導體裝置
US10600692B2 (en) Semiconductor device
TWI556430B (zh) 非對稱閘極的穿隧式電晶體
TWI737889B (zh) 功率半導體元件
TWI625847B (zh) 畫素結構及其製作方法
KR102353462B1 (ko) 3진 인버터 소자
TWI662526B (zh) 半導體結構及畫素結構
CN109935636B (zh) 晶体管及其形成方法、存储器
KR20070034657A (ko) 복수개의 전압공급 금속층을 가지는 모스 트랜지스터구조체 및 이를 이용한 인버터 구조체
TWI742221B (zh) 溝槽金氧半導體元件及其製造方法
KR100753772B1 (ko) 고전압 디모스 트랜지스터의 제조 방법
KR100194673B1 (ko) 박막 트랜지스터