KR100753772B1 - 고전압 디모스 트랜지스터의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000009792 diffusion process Methods 0.000 title abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000000903 blocking effect Effects 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000000605 extraction Methods 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H01L29/66477—
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
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- H01L29/66674—
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Abstract
본 발명은 단순화된 레이아웃(layout)을 이용한 고전압 확산 모스(diffusion MOS: DMOS, 이하는 디모스) 트랜지스터의 제조방법에 관한 것이다.
본 발명에 따른 고전압 디모스 트랜지스터의 제조 방법은, 포토 마스크를 이용하여 고전압 디모스 트랜지스터를 제조하는 방법에 있어서, 상기 포토 마스크의 레이아웃에서 액티브 영역 패턴과 게이트 전극 패턴을 작성하는 단계; 상기 액티브 영역 패턴과 상기 게이트 전극 패턴의 크기를 이용하여 SAB 패턴, 드리프트 영역 패턴, 소스 또는 드레인 영역 패턴을 계산하는 단계; 상기 작성된 액티브 영역 패턴과 게이트 전극 패턴, 계산된 SAB 패턴, 드리프트 영역 패턴, 소스 또는 드레인 영역 패턴을 이용하여 각각의 포토 마스크를 제작하는 단계; 상기 포토 마스크를 이용하여 반도체 기판 상에 반도체 기판 상에 게이트 전극, 살리사이드(salicide), 드리프트 영역, 소스 및 드레인 영역을 형성하는 단계;를 포함한다.
이에 따라, 본 발명은 레이아웃 작성 시간이 단축되고 편의성이 증가되며, 포토 마스크 레이아웃 작성시에 발생될 수 있는 불량이 감소되고 수율이 증가되는 장점이 있다.
레이아웃, LER, 마스크
Description
도 1은 종래 고전압 디모스 트랜지스터를 보여주는 단면도.
도 2는 도 1의 종래 고전압 디모스 트랜지스터를 형성하기 위한 레이아웃도.
도 3은 본 발명의 일 실시예에 따른 고전압 디모스 트랜지스터를 보여주는 단면도.
도 4는 도 3의 본 발명에 따른 고전압 디모스 트랜지스터를 형성하기 위한 레이아웃도.
그리고, 도 5는 도 4의 레이아웃을 통해 고전압 디모스 트랜지스터를 제조할 수 있는 레이어 추출 룰(Layer extraction rule; 이하 'LER')을 보여주는 테이블.
도 6은 단방향 고전압 디모스 트랜지스터의 LER을 보여주는 테이블.
<도면의 주요부분에 대한 부호 설명>
214 : 게이트 전극 패턴 216 : 액티브 영역 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 단순화된 레이아웃(layout)을 이용한 고전압 확산 모스(diffusion MOS: DMOS, 이하는 디모스) 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 소비 전력의 감소 및 그 신뢰성 확보를 위해 3.3V 또는 그 이하의 낮은 전원을 공급 전원으로 이용하지만, 하나의 시스템 내에서 다른 주변 장치들과 상호 연결되고, 이때, 상기 주변 장치들이 5V 이상의 고전압을 공급 전원으로 이용하는 것과 관련해서, 그 회로 내에는 외부에서 공급되는 고전압의 입력 전압을 지원하기 위한 고전압 소자를 구비한다.
이와 같이 고전압이 인가되는 부분에 사용되는 모스 트랜지스터 중, 전류를 수평으로 흐르게 하기 위하여 드레인을 수평으로 배치하고, 드리프트 영역을 채널과 드레인 사이에 두어 높은 항복전압 특성을 나타내는 고전압 디모스 트랜지스터가 사용되고 있으며, 이와 같은 종래 기술에 따른 고전압 디모스 트랜지스터의 제조방법에 대해 설명하고자 한다.
도 1은 종래 고전압 디모스 트랜지스터를 보여주는 단면도이고, 도 2는 도 1의 종래 고전압 디모스 트랜지스터를 형성하기 위한 레이아웃도이다.
도 1에 도시된 바와 같이, 종래 기술에 따라 형성된 고전압 디모스 트랜지스터의 구조를 살펴보면, 반도체 기판(100)상에 형성된 P형 웰(101)과; 상기 P형 웰(101) 내부에 서로 대향하여 형성된 두 개의 N형 드리프트 영역(105)과; 상기 N형 드리프트 영역(105) 내의 소정영역에 형성되는 드레인(또는 소스) 영역(106)과; 상기 두 개의 N형 드리프트 영역(105)과 오버랩되어 형성된 게이트 전극(104)이 구 비되어 있다.
도 2를 참조하여 상기와 같은 구조를 가지는 고전압 디모스 트랜지스터를 형성하기 위한 레이아웃을 보면, 각각의 구조를 형성하기 위하여 그에 대응되는 패턴이 필요한 것을 알 수 있다.
상기와 같이 종래 고전압 디모스 트랜지스터의 레이아웃을 그리기 위해서는, 게이트 전극 패턴(114), N형 드리프트 영역 패턴(115), 액티브 영역 패턴(116), SAB 패턴(113)을 각각 계산하여 그려야 하였으므로 종래는 레이아웃을 그리는 데 많은 시간이 소요되었으며, 그리는 패턴이 많아져 불량이 발생할 소지도 많아졌다.
본 발명은 고전압 디모스 트랜지스터를 형성하기 위한 레이아웃 작성시에 패턴의 수를 줄이고 일정 규칙에 따라 고전압 디모스 트랜지스터를 형성할 수 있는 고전압 디모스 트랜지스터의 제조 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 고전압 디모스 트랜지스터의 제조 방법은, 포토 마스크를 이용하여 고전압 디모스 트랜지스터를 제조하는 방법에 있어서, 상기 포토 마스크의 레이아웃에서 액티브 영역 패턴과 게이트 전극 패턴을 작성하는 단계; 상기 액티브 영역 패턴과 상기 게이트 전극 패턴의 크기를 이용하여 SAB 패턴, 드리프트 영역 패턴, 소스 또는 드레인 영역 패턴을 계산하는 단계; 상기 작성된 액티브 영역 패턴과 게이트 전극 패턴, 계산된 SAB 패턴, 드리프 트 영역 패턴, 소스 또는 드레인 영역 패턴을 이용하여 각각의 포토 마스크를 제작하는 단계; 상기 포토 마스크를 이용하여 반도체 기판 상에 게이트 전극, 살리사이드(salicide), 드리프트 영역, 소스 및 드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 SAB 패턴은 상기 게이트 전극 패턴의 크기를 소정 배수로 확대한 영역과 기판에서 게이트 전극이 형성된 부분을 제외한 영역의 중복된 영역으로 정의하는 것을 특징으로 한다.
상기 드리프트 영역 패턴은 상기 액티브 영역 패턴의 크기를 소정 배수로 확대한 영역과 기판에서 게이트 전극이 형성된 부분을 제외한 영역의 중복된 영역으로 정의하는 것을 특징으로 한다.
상기 소스 또는 드레인 영역 패턴은 상기 액티브 영역 패턴의 크기를 소정 배수로 확대한 영역과 기판에서 계산된 SAB 패턴이 형성된 부분을 제외한 영역의 중복된 영역으로 정의하는 것을 특징으로 한다.
상기 소스 및 드레인 영역 하부에 형성되는 드리프트 영역 중 어느 한 쪽의 드리프트 영역을 블라킹하는 드리프트 블라킹 영역 패턴을 더 포함하는 것을 특징으로 한다.
상기 SAB 패턴은 상기 게이트 전극 패턴의 크기를 소정 배수로 확대한 영역과 기판에서 게이트 전극이 형성된 부분을 제외한 영역과 기판에서 드리프트 블라킹 패턴을 제외한 영역의 중복된 영역으로 정의하는 것을 특징으로 한다.
상기 드리프트 영역 패턴은 상기 액티브 영역 패턴의 크기를 소정 배수로 확 대한 영역과 기판에서 게이트 전극이 형성된 부분을 제외한 영역과 기판에서 드리프트 블라킹 패턴을 제외한 영역의 중복된 영역으로 정의하는 것을 특징으로 한다.
상기 드리프트 영역, 소스 및 드레인 영역은 N형 또는 P형의 이온이 주입되어 형성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 고전압 디모스 트랜지스터의 제조 방법을 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 따른 고전압 디모스 트랜지스터를 보여주는 단면도이고, 도 4는 도 3의 본 발명에 따른 고전압 디모스 트랜지스터를 형성하기 위한 레이아웃도이다.
그리고, 도 5는 도 4의 레이아웃을 통해 고전압 디모스 트랜지스터를 제조할 수 있는 레이어 추출 룰(Layer extraction rule; 이하 'LER')을 보여주는 테이블로서, 레이아웃에 도시되지 않은 다른 구조들도 상기 LER을 통하여 계산하여 형성할 수 있다.
또한, 여기서는 고전압 N형 디모스 트랜지스터에 대해서 설명하고 있으나, 고전압 P형 디모스 트랜지스터에 대해서도 적용될 수 있다.
도 3에 도시된 바와 같이, 고전압 디모스 트랜지스터는, 반도체 기판(200)상에 형성된 P형 웰(201)과; 상기 P형 웰(201) 내부에 서로 대향하여 형성된 두 개의 N형 드리프트 영역(205)과; 상기 N형 드리프트 영역(205) 내의 소정영역에 형성되는 드레인(또는 소스) 영역(206)과; 상기 두 개의 N형 드리프트 영역(205)과 오버랩되어 형성된 게이트 전극(204)이 구비되어 있다.
도 4 및 도 5를 참조하여 본 발명에 따른 고전압 디모스 트랜지스터의 레이아웃은, 게이트 전극 패턴(POLY)(214)과 액티브 영역(HNDIFF) 패턴(216)만 계산하여 그린다.
그리고, N형 드리프트 영역, SAB 패턴은 레이아웃에서 생략하고, 상기 레이아웃에서 작성된 게이트 전극 패턴(214)과 드레인 영역 패턴(216)의 수치를 가지고 LER을 이용하여 계산하여 고전압 디모스 트랜지스터를 형성한다.
상기 고전압 디모스 트랜지스터에서, 상기 N형 드리프트 영역은 액티브 영역과 유기적인 관계를 가지고 형성되고, SAB 패턴은 게이트 전극 패턴과 유기적인 관계를 가지고 있으며, 드레인(또는 소스) 영역은 상기 액티브 영역, SAB와 유기적인 관계를 가지고 있으므로, 상기 SAB 패턴과 드레인 영역 패턴과 N형 드리프트 영역 패턴을 레이아웃하지 않는다 하더라도, 본 발명에 따른 LER을 이용하여 고전압 디모스 트랜지스터의 각 구조를 형성하기 위한 포토 마스크를 제작할 수 있다.
예를 들어, 상기 N형 드리프트 영역은 상기 액티브 영역 크기의 0.5배를 확대시킨 부분(SIZE HNDIFF BY 0.5)과 기판(SUBSTR)에서 게이트 전극 패턴이 형성된 부분을 제외한 부분(SUBSTR NOT POLY)이 오버랩(AND)되는 부분으로 정의할 수 있다.
예를 들어, 상기 SAB 패턴은 게이트 전극 패턴 크기의 0.5배를 확대시킨 부분(SIZE POLY BY 0.5)과 기판에서 게이트 전극 패턴이 형성된 부분을 제외한 부분(SUBSTR NOT POLY)이 오버랩(AND)되는 부분으로 정의할 수 있다.
예를 들어, 상기 드레인 영역은 상기 액티브 영역 크기의 0.5배를 확대시킨 부분(SIZE HNDIFF BY 0.5)과 기판(SUBSTR)과 기판에서 SAB 패턴이 형성된 부분을 제외한 부분(SUBSTR NOT SAB)이 오버랩(AND)되는 부분으로 정의할 수 있다.
한편, 상기 확대 비율은 0.5뿐만 아니라, 0.2, 0.7 등 여러 가지 수치를 가질 수 있는 변수이다.
한편, 도 6은 단방향 고전압 디모스 트랜지스터의 LER을 보여주는 테이블이다.
상기 단방향 고전압 디모스 트랜지스터는 소스 영역 또는 드레인 영역 중 어느 한 쪽에는 드리프트 영역을 형성하지 않는 것이므로, 드리프트 영역 형성시에 드리프트 블라킹 패턴(DT_BLK)에 대한 조건을 LER에 추가하여야 한다.
예를 들어, 상기 N형 드리프트 영역은 상기 액티브 영역 크기의 0.5배를 확대시킨 부분(SIZE HNDIFF BY 0.5)과 기판(SUBSTR)에서 게이트 전극 패턴이 형성된 부분을 제외한 부분(SUBSTR NOT POLY)과 기판에서 드리프트 블라킹 패턴이 형성된 부분을 제외한 부분이 오버랩(AND)되는 부분으로 정의할 수 있다.
예를 들어, 상기 SAB 패턴은 상기 게이트 전극 패턴의 크기를 소정 배수로 확대한 영역과 기판에서 게이트 전극이 형성된 부분을 제외한 영역과 기판에서 드리프트 블라킹 패턴을 제외한 영역의 중복된 영역으로 정의할 수 있다.
따라서, 상기 레이아웃으로 작성된 액티브 영역 패턴과 게이트 전극 패턴, LER을 이용하여 계산된 SAB 패턴, 드리프트 영역 패턴, 소스 또는 드레인 영역 패턴을 이용하여 각각의 포토 마스크를 제작하는 단계;
상기 포토 마스크를 이용하여 반도체 기판 상에 반도체 기판 상에 게이트 전 극, 살리사이드(salicide), 드리프트 영역, 소스 또는 드레인 영역을 형성하는 고전압 디모스 트랜지스터를 제조할 수 있다.
이와 같이, 본 발명은 고전압 디모스 트랜지스터를 형성하기 위한 레이아웃 작성시에 패턴의 수를 줄이고 LER을 이용하여 포토 마스크를 제작할 수 있으므로 레이아웃 작성 시간이 단축되고 편의성이 증가될 뿐 아니라 레이아웃 작성시에 발생될 수 있는 불량의 소지도 줄어드는 장점이 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 고전압 디모스 트랜지스터의 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 고전압 디모스 트랜지스터를 형성하기 위한 레이아웃 작성시에 패턴의 수를 줄이고 LER을 이용하여 포토 마스크를 제작할 수 있으므로 레이아웃 작성 시간이 단축되고 편의성이 증가되는 효과가 있다.
또한, 본 발명은 고전압 디모스 트랜지스터를 제조하기 위한 레이아웃 작성시에 발생될 수 있는 불량이 감소되고 수율이 증가하는 효과도 있다.
Claims (8)
- 포토 마스크를 이용하여 고전압 디모스 트랜지스터를 제조하는 방법에 있어서,상기 포토 마스크의 레이아웃에서 액티브 영역 패턴과 게이트 전극 패턴을 작성하는 단계;상기 액티브 영역 패턴과 상기 게이트 전극 패턴의 크기를 이용하여 SAB 패턴, 드리프트 영역 패턴, 소스 또는 드레인 영역 패턴을 계산하는 단계;상기 작성된 액티브 영역 패턴과 게이트 전극 패턴, 계산된 SAB 패턴, 드리프트 영역 패턴, 소스 또는 드레인 영역 패턴을 이용하여 각각의 포토 마스크를 제작하는 단계;상기 포토 마스크를 이용하여 반도체 기판 상에 게이트 전극, 살리사이드(salicide), 드리프트 영역, 소스 및 드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 고전압 디모스 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 SAB 패턴은 상기 게이트 전극 패턴의 크기를 소정 배수로 확대한 영역과 기판에서 게이트 전극이 형성된 부분을 제외한 영역의 중복된 영역으로 정의하는 것을 특징으로 하는 고전압 디모스 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 드리프트 영역 패턴은 상기 액티브 영역 패턴의 크기를 소정 배수로 확대한 영역과 기판에서 게이트 전극이 형성된 부분을 제외한 영역의 중복된 영역으로 정의하는 것을 특징으로 하는 고전압 디모스 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 소스 또는 드레인 영역 패턴은 상기 액티브 영역 패턴의 크기를 소정 배수로 확대한 영역과 기판에서 계산된 SAB 패턴이 형성된 부분을 제외한 영역의 중복된 영역으로 정의하는 것을 특징으로 하는 고전압 디모스 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 소스 및 드레인 영역 하부에 형성되는 드리프트 영역 중 어느 한 쪽의 드리프트 영역을 블라킹하는 드리프트 블라킹 영역 패턴을 더 포함하는 것을 특징으로 하는 것을 특징으로 하는 고전압 디모스 트랜지스터의 제조 방법.
- 제 1항 또는 제 5항에 있어서,상기 SAB 패턴은 상기 게이트 전극 패턴의 크기를 소정 배수로 확대한 영역과 기판에서 게이트 전극이 형성된 부분을 제외한 영역과 기판에서 드리프트 블라킹 패턴을 제외한 영역의 중복된 영역으로 정의하는 것을 특징으로 하는 고전압 디모스 트랜지스터의 제조 방법.
- 제 1항 또는 제 5항에 있어서,상기 드리프트 영역 패턴은 상기 액티브 영역 패턴의 크기를 소정 배수로 확대한 영역과 기판에서 게이트 전극이 형성된 부분을 제외한 영역과 기판에서 드리프트 블라킹 패턴을 제외한 영역의 중복된 영역으로 정의하는 것을 특징으로 하는 고전압 디모스 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 드리프트 영역, 소스 및 드레인 영역은 N형 또는 P형의 이온이 주입되어 형성되는 것을 특징으로 하는 고전압 디모스 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060079321A KR100753772B1 (ko) | 2006-08-22 | 2006-08-22 | 고전압 디모스 트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060079321A KR100753772B1 (ko) | 2006-08-22 | 2006-08-22 | 고전압 디모스 트랜지스터의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100753772B1 true KR100753772B1 (ko) | 2007-08-31 |
Family
ID=38615868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060079321A KR100753772B1 (ko) | 2006-08-22 | 2006-08-22 | 고전압 디모스 트랜지스터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100753772B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027006A (ko) * | 1998-10-26 | 2000-05-15 | 김덕중 | 디모스(dmos) 트랜지스터 및 그 제조방법 |
-
2006
- 2006-08-22 KR KR1020060079321A patent/KR100753772B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027006A (ko) * | 1998-10-26 | 2000-05-15 | 김덕중 | 디모스(dmos) 트랜지스터 및 그 제조방법 |
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