KR100770539B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

사이즈를 최소화하고 전기적 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법이 개시된다.
본 발명의 반도체 소자는 기판 상에 제1 도전형 물질로 형성된 웰 영역; 상기 기판 상의 소오스 및 드레인 영역에 제2 도전형 물질로 형성된 제1 드리프트 영역; 상기 소오스 및 드레인 영역 사이의 기판에 적어도 하나 이상 형성된 바; 상기 제1 드리프트 영역 상에 제2 도전형 물질로 형성된 제1 불순물; 및 상기 바를 포함하는 기판 상에 형성된 폴리 게이트를 포함한다.
따라서 본 발명은 소오스 및 드레인 영역 사이의 기판에 적어도 하나 이상의 바를 형성함으로써, 펀치 쓰루우의 발생을 최대한 억제하여 항복 전압을 증가시켜 소자의 전기적 특성을 향상시킬 뿐만 아니라 펀치 쓰루우의 발생이 억제됨에 따라 전기적 특성의 저하 없이 소자의 사이즈를 최소화할 수 있다.
반도체 소자, 수평 확산형 모스 트랜지스터, 바, 펀치 쓰루우, 항복 전압

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
도 1a 및 도 1b는 본 발명의 수평 확산형 모스트랜지스터의 구조를 도시한 단면도 및 평면도.
도 2a 내지 도 2f는 본 발명의 수평 확산형 모스트랜지스터를 제조하는 공정을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: p형 웰 영역 2a, 3a: n형 드리프트 영역
2b, 3b: n형 불순물 영역 4a: p형 드리프트 영역
4b: p형 불순물 영역 5: 소자 분리 영역
6: 폴리 게이트 7a, 7b: 바
본 발명은 반도체 소자에 관한 것으로, 특히 소자 사이즈를 최소화하고 펀치 쓰루우(punch through)를 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도 향상과 그에 따른 설계 기술이 점차로 발달하여 하나의 반도체 칩에 시스템을 구성하려는 시도가 진행되고 있다. 이와 같은 시스템의 원칩(one-chip)화는 주로 시스템의 주요 기능인 제어기, 메모리 및 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술로 발전되고 있다.
그러나 시스템이 더욱 경량화 및 소형화되기 위해서는 시스템의 전원을 조절하는 입력단 및 출력단의 주요 기능을 하는 회로가 하나의 칩에 통합되어야 하는데, 이를 가능하게 하는 기술이 고전압 트랜지스터와 저전압 씨모스트랜지스터를 하나의 칩으로 통합하는 파워 아이씨(power IC) 기술이다.
일반적으로 고전압 트랜지스터(High Voltage Transistor)는 게이트와, 게이트의 하부에 형성되어 있는 채널(Channel) 및 채널의 양측에 형성되어 있는 고농도의 n형 소오스 및 고농도의 n형 드레인 영역을 포함하고, 소자 구동 시, 상기 고농도의 n형 드레인 영역에 걸리는 전계를 분산시키기 위해 n형 드레인 영역의 경계선과 소정거리를 유지하며 이를 둘러싸고 있는 저농도의 n형 드리프트 영역(Drift Region)을 가진다.
한편, 최근에는 고전압 브레이크다운을 확보하기 위하여 상기 고농도의 n형 드레인을 수평으로 배치하고, 이와 소정 거리를 유지하며 이를 둘러싸는 저농도의 드리프트 영역 또한 수평으로 배치하는 수평 확산형 모스트랜지스터(Lateral Diffused MOS : LDMOS)를 연구하고 있다.
이와 같이 수평 확산형 모스트랜지스터에 의해 어느 정도 소자 사이즈가 줄어들기 하지만, 그 사이즈를 줄이는데 한계가 있다. 즉, 소자 사이즈가 작아지게 되면, 채널 길이(channel length) 또한 줄어들게 되는데, 이와 같이 채널 길이가 줄어드는 경우 펀치 쓰루우가 발생되기 쉽다. 이는 소자의 항복 전압(breakdown voltage)을 낮추게 되어 소자의 특성을 악화시켜 고전압 소자에 적용이 불가능해지게 되어 소자의 신뢰성을 저하시킨다.
따라서 본 발명은 반도체 소자의 사이즈를 최소화할 수 있는 반도체 소자 및 그 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 펀치 쓰루우의 발생을 억제하여 소자 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 반도체 소자의 제조 방법은, 기판 상에 제1 도전형 물질로 웰 영역을 형성하는 단계; 상기 기판 상의 소오스 및 드레인 영역에 제2 도전형 물질로 제1 드리프트 영역을 형성하는 단계; 상기 제1 드리프트 영역 상에 제2 도전형 물질로 제1 불순물 영역을 형성하는 단계; 및 상기 소오스 및 드레인 영역 사이의 상기 기판 상에 폴리 게이트를 형성하는 단계를 포함하고, 상기 드리프트 영역을 형성할 때, 상기 소오스 및 드레인 영역 사이의 기판에 적어도 하나 이상의 바를 동시에 형성한다.
본 발명의 제2 실시예에 따르면, 반도체 소자는, 기판 상에 제1 도전형 물질로 형성된 웰 영역; 상기 기판 상의 소오스 및 드레인 영역에 제2 도전형 물질로 형성된 제1 드리프트 영역; 상기 소오스 및 드레인 영역 사이의 기판에 적어도 하나 이상 형성된 바; 상기 제1 드리프트 영역 상에 제2 도전형 물질로 형성된 제1 불순물; 및 상기 바를 포함하는 기판 상에 형성된 폴리 게이트를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1a 및 도 1b는 본 발명의 수평 확산형 모스트랜지스터의 구조를 도시한 단면도 및 평면도이다.
도 1a 및 도 1b는 설명의 편의를 위해 N형 모스트랜지스터를 도시하고 있다.
도 1a 및 도 1b에 도시된 바와 같이, 기판 상에 저농도의 p형 불순물을 주입하여 p형 웰 영역(1)이 형성되고, p형 웰 영역(1)이 형성된 기판 상의 소오스 및 드레인 영역 상에 n형 불순물을 저농도로 주입하여 n형 드리프트 영역(2a, 3a)을 형성한다. 따라서 상기 n형 드리프트 영역(2a, 3a)은 소정 거리 이격되어 형성되게 된다.
상기 n형 드리프트 영역(2a, 3a) 내에 고농도의 n형 불순물을 주입하여 n형 불순물 영역(2b, 3b)을 형성한다. 상기 n형 불순물 영역(2b, 3b)은 상기 n형 드리프트 영역(2a, 3a)보다 상대적으로 높은 농도로 형성된다.
상기 n형 드리프트 영역(2a, 3a)은 소자 동작시 전계가 n형 불순물 영역(2b, 3b)에 집중되는 것을 방지하여 전계를 분산되도록 하여 준다. 따라서 상기 n형 불 순물 영역(2b, 3b)에 집중된 전계가 상기 n형 드리프트 영역(2a, 3a)으로 분산되게 됨으로써, 소자의 전기적 특성의 저하가 방지될 수 있다.
상기 소오스 및 드레인 영역에 형성된 상기 n형 드리프트 영역(2a, 3a)을 둘러싸도록 p형 불순물을 주입하여 p형 드리프트 영역(4a)을 형성한다. 상기 p형 드리프트 영역(4a)의 일부분에 p형 불순물을 주입하여 p형 불순물 영역(4b)을 형성한다. 상기 p형 불순물 영역(4b)은 상기 p형 드리프트 영역(4a)의 전면에 형성되는 것이 아니라 일부분에만 형성된다. 상기 p형 불순물 영역(4b)을 통해 소정의 신호가 공급되게 되면, p형 불순물 영역(4b)으로 공급된 신호가 p형 드리프트 영역(4a)으로 전달된다. 상기 p형 드리프트 영역(4a)은 소자 간의 절연을 위해 형성되는 것으로서, 특히 고전압 소자의 경우 각 소자에 고전압이 인가되게 됨에 따라 인접 소자에 영향을 미치게 된다. 인접 소자에 영향을 미치지 않게 하기 위해 상기 p형 불순물 영역(4b)과 p형 드리프트 영역(4a)이 형성되는 것으로서, p형 불순물 영역(4b)에 소정의 신호가 공급되게 되면, 이와 같이 공급된 신호가 p형 드리프트 영역(4a)의 모든 영역으로 공급되게 되어, p형 드리프트 영역(4a) 모두에 소정의 신호가 공급되게 된다. 따라서 이와 같이 p형 드리프트 영역(4a)에 공급된 신호에 의해 상기 p형 드리프트 영역(4a) 안에 형성된 n형 모스 트랜지스터에 공급된 신호가 인접 p형 모스 트랜지스터(미도시)에 영향을 미치지 않게 된다.
한편, 상기 소오스 및 드레인 영역 사이의 기판에 적어도 하나 이상의 바(7a, 7b)가 형성된다. 상기 바(7a, 7b)는 소오스 및 드레인 사이의 채널 길이(channel length)를 최대한 늘려 펀치 쓰루우(punch through)의 발생을 최대한 억제하여 항복 전압(breakdown voltage)을 증가시켜 소자의 전기적 특성을 향상시킬 수 있다.
상기 바(7a, 7b)는 상기 p형 드리프트 영역(4a)을 형성할 때 함께 형성될 수 있다. 상기 바(7a, 7b)는 상기 p형 드리프트 영역(4a)과 마찬가지로 p형 불순물로 형성될 수 있다. 상기 바(7a, 7b)는 저면이 각진 형태 또는 라운드 형태일 수 있다. 상기 바(7a, 7b)는 하나만 형성될 수도 있고, 여러 개가 형성될 수도 있다. 바람직하게는 상기 바(7a, 7b)는 2개 내지 5개 이내에서 형성될 수 있다.
상기 바(7a, 7b)가 하나이거나 5개 이상일 경우에도 펀치 쓰루우를 억제하여 전기적 특성을 향상시킬 수 있지만, 전류 역전 현상(current reverse)이 발생할 수 있다. 따라서 상기 바(7a, 7b)는 2개 내지 5개 정도가 바람직할 수 있다.
상기 소오스 및 드레인 사이의 기판 상에 폴리 게이트(6)를 형성한다. 이때, 상기 폴리 게이트(6)는 상기 n형 드리프트 영역(2a, 3a)과 일부분 중첩되도록 형성될 수 있다.
인접하는 소자 간을 분리하기 위해 소자 분리 영역(STI, 5)이 형성된다. 상기 소자 분리 영역(STI, 5)은 n형 드리프트 영역(2a, 3a) 내에 n형 불순물 영역(2b, 3b)과 폴리 게이트(6) 사이에 형성될 수 있다.
도 2a 내지 도 2f는 본 발명의 수평 확산형 모스트랜지스터를 제조하는 공정을 도시한 도면이다.
도 2a에 도시한 바와 같이, 기판 상에 저농도의 p형 불순물을 주입 공정을 통해 주입하여 p형 웰 영역(1)을 형성한다. 도 2a에 도시하지 않았지만, 인접하는 소자 영역에는 n형 불순물이 주입되어 n형 웰 영역이 형성될 수 있다. 따라서 각 소자 영역마다 n형 웰 영역이나 p형 웰 영역(1)이 형성될 수 있다.
p형 웰 영역(1)은 드라이브 인(drive-in) 공정을 통해 그 영역이 확산에 의해 확대될 수 있다. p형 웰 영역(1)은 주로 기판의 저면에 형성될 수 있다.
도 2b에 도시한 바와 같이, p형 웰 영역(1)을 갖는 기판 상의 소오스 및 드레인 영역에 저농도의 n형 불순물을 주입 공정을 통해 주입하여 n형 드리프트 영역(2a, 3a)을 형성한다. 이어서 n형 드리프트 영역(2a, 3a)을 드라이브 인(drive-in) 공정을 통해 그 영역을 확산에 의해 확대시킨다. 따라서 n형 드리프트 영역(2a, 3a)은 주입 공정시의 영역보다 커질 수 있다. 특히 n형 드리프트 영역(2a, 3a)을 수평 방향으로 집중적으로 확산시킬 수 있는데, 이러한 구조를 갖는 모스 트랜지스터가 수평 확산형 모스트랜지스터이다. 소오스 및 드레인 영역 각각에 형성된 n형 드리프트 영역(2a, 3a) 간에는 소정 거리 즉, 채널 길이(channel length) 이격되어 있다.
도 2c에 도시한 바와 같이, 소오스 및 드레인 영역에 각각 형성된 n형 드리프트 영역(2a, 3a)의 둘레를 따라 저농도의 p형 불순물을 주입 공정을 통해 주입하여 p형 드리프트 영역(4a)을 형성한다.
상기 p형 드리프트 영역(4a)은 상기 소오스 및 드레인 영역에 각각 형성된 n형 드리프트 영역(2a, 3a)을 둘러싸게 되어, 소자 동작시 n형 MOS 트랜지스터의 전기적 신호가 인접 MOS 트랜지스터에 영향을 주는 것을 차단시킨다.
동시에, 상기 소오스 및 드레인 영역 사이의 기판에 p형 불순물을 주입 공정 을 통해 적어도 하나 이상의 바(7a, 7b)를 형성한다. 상기 바(7a, 7b)는 길이 방향으로 연장된바 형태를 갖는다. 상기 바(7a, 7b)는 저면이 각진 형태 또는 라운드 형태를 가질 수 있다. 상기 바(7a, 7b) 간의 간격이나 깊이 등은 실험을 통해 최적화될 수 있다.
본 발명은 적어도 하나 이상의 바(7a, 7b)를 소오스 및 드레인 영역 사이의 기판에 형성함으로써, 채널 길이(channel length)를 늘리는 효과를 가지도록 하여, 펀치 쓰루우(punch through)의 발생을 최대한 억제하여 항복 전압을 증가시켜 소자의 전기적 특성을 향상시킬 수 있다.
다만, 바(7a, 7b)는 하나일 수 있고 또는 다수개일 수도 있다. 하지만, 가장 바람직하게는 상기 바(7a, 7b)는 2개 내지 5개 정도일 수 있다.
상기 바(7a, 7b)가 하나이거나 5개를 초과하는 경우 전류 역전 현상이 발생될 가능성이 있다.
도 2d에 도시한 바와 같이, 인접 MOS 트랜지스터 간, n형 드리프트 영역(2a, 3a) 내에 n형 불순물 영역(2b, 3b)의 측면 및 n형 드리프트 영역(2b, 3b)과 p형 드리프트 영역(4a) 사이 등에 소자 분리 영역(5)을 형성한다.
도 2e에 도시한 바와 같이, 상기 소오스 및 드레인 영역 사이의 기판 상에 산화막(미도시)을 매개로 하여 폴리 게이트(6)를 형성한다. 상기 폴리 게이트(6)는 n형 드리프트 영역(2a, 3a)과 일부분 중첩되도록 형성할 수 있다. 도시되지 않았지만, 상기 폴리 게이트(6)의 양 측면에는 스페이서가 형성될 수 있다.
도 2f에 도시한 바와 같이, 상기 폴리 게이트(6) 및 스페이서를 마스크로 하 여 n형 드리프트 영역(2a, 3a) 내에 고농도의 n형 불순물을 주입 공정을 통해 주입하여 n형 불순물 영역(2b, 3b)을 형성한다. 즉, 소오스 영역의 n형 드리프트 영역(2a)과 드레인 영역의 n형 드리프트 영역(3a)에 각각 n형 불순물 영역(2b, 3b)을 형성한다.
또한, p형 드리프트 영역(4a) 내에 고농도의 p형 불순물을 주입 공정을 통해 주입하여 p형 불순물 영역(4b)를 형성한다. 상기 p형 불순물 영역(4b)은 상기 p형 드리프트 영역(4a)의 일부 영역에만 상기 p형 드리프트 영역(4a)과 중첩되도록 형성된다. 따라서, 상기 p형 불순물 영역(4b)을 통해 주입된 전기적 신호가 상기 p형 드리프트 영역(4a)으로 인가되어, 소자 동작시 n형 MOS 트랜지스터의 전기적 신호가 인접 MOS 트랜지스터에 영향을 주는 것을 차단시킨다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 채널 영역에 적어도 하나 이상의 바를 형성하여 소자의 항복 전압을 증가시킬 수 있으므로, 소자의 사이즈를 최대한 줄일 수 있다.
본 발명에 의하면, 채널 영역에 적어도 하나 이상의 바를 형성하여 펀치 쓰루우의 발생을 최대한 억제하여 항복 전압을 증가시켜 소자의 전기적 특성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (13)

  1. 기판 상에 제1 도전형 물질로 웰 영역을 형성하는 단계;
    상기 기판 상의 소오스 및 드레인 영역에 저농도의 제2 도전형 물질로 제1 및 제2 드리프트 영역을 형성하는 단계;
    저농도의 제1 도전형 물질로 상기 제1 및 제2 드리프트 영역의 외곽 둘레를 따라 제3 드리프트 영역을 형성하고, 상기 소오스 및 드레인 영역 사이의 상기 기판에 다수의 바를 형성하는 단계;
    상기 소오스 및 드레인 영역 사이의 상기 기판 상에 폴리 게이트를 형성하는 단계;
    상기 제1 및 제2 드리프트 영역 각각에 고농도의 제2 도전형 물질로 제1 및 제2 불순물 영역을 형성하는 단계; 및
    상기 제3 드리프트 영역의 일부 영역에 고농도의 제1 도전형 물질로 제3 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 바는 저면이 각진 형태 또는 라운드 형태를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 바는 2개 내지 5개 사이인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 기판 상에 제1 도전형 물질로 형성된 웰 영역;
    상기 기판 상의 소오스 및 드레인 영역에 저농도의 제2 도전형 물질로 형성된 제1 및 제2 드리프트 영역;
    저농도의 제1 도전형 물질로 상기 제1 및 제2 드리프트 영역의 외곽 둘레를 따라 형성된 제3 드리프트 영역;
    상기 저농도의 제1 도전형 물질로 상기 소오스 및 드레인 영역 사이의 상기 기판에 형성된 다수의 바;
    상기 소오스 및 드레인 영역 사이의 상기 기판 상에 형성된 폴리 게이트;
    상기 제1 및 제2 드리프트 영역 각각에 고농도의 제2 도전형 물질로 형성된 제1 및 제2 불순물; 및
    상기 제3 드리프트 영역의 일부 영역에 고농도의 제1 도전형 물질로 형성된 제3 불순물 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서, 상기 바는 상기 제2 도전형 물질로 형성되는 것을 특징으로 하는 반도체 소자.
  8. 제6항에 있어서, 상기 바는 저면이 각진 형태 또는 라운드 형태를 갖는 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 제6항에 있어서, 상기 바는 2개 내지 5개 사이인 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서, 상기 바는 상기 소오스 영역 및 드레인 영역 사이의 채널 길이 방향을 가로질러 연장 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제6항에 있어서, 상기 바는 상기 소오스 영역 및 드레인 영역 사이의 채널 길이 방향을 가로질러 연장 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제6항에 있어서, 상기 제3 드리프트 영역과 상기 바는 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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