KR20070071030A - 수평형확산 모스트랜지스터 및 그의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000009826 distribution Methods 0.000 claims abstract description 7
- 238000009792 diffusion process Methods 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 4
- 230000004913 activation Effects 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 3
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H—ELECTRICITY
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- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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Abstract
본 발명은 더 높은 항복전압을 얻을 수 있는 수평형확산모스(LDMOS) 트랜지스터 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 수평형 확산 모스 트랜지스터는 P형 반도체기판, 상기 반도체기판의 소정영역에 형성된 N형 드리프트영역, 상기 N형 드리프트영역에 일부가 중첩되면서 P형 반도체기판의 나머지 영역에 형성된 P형 웰, 상기 반도체기판 상의 게이트산화막, 상기 P형 웰과 N형 드리프트영역에 걸쳐서 상기 게이트산화막 상에 형성된 게이트, 상기 게이트의 일측면에 정렬되어 상기 P형 웰 내에 형성된 소스영역, 상기 게이트의 타측면으로부터 소정 거리를 두고 상기 N형 드리프트영역 내에 형성된 드레인영역, 및 상기 게이트의 타측면과 드레인영역 사이의 N형 드리프트영역 내에 형성되며 불순물의 도핑농도가 다양하게 변하는(Linearly Varying Dope) 감소된 표면전계층을 포함하고, 상술한 본 발명은 드리프트영역의 표면에 균일한 도핑의 RESURF 기술보다 도핑농도를 다양하게 하는 LVD 기술을 도입하므로써 드레인에 걸리는 전계의 분포를 넓게하여 소자의 항복전압을 상승시킬 수 있는 효과가 있다.
LDMOS, RESURF, LVD, 항복전압, 온저항
Description
도 1은 종래기술에 따른 RESURF 기술을 이용한 수평형확산모스(LDMOS) 트랜지스터를 나타낸 도면,
도 2는 본 발명의 실시예에 따른 수평형확산 모스 트랜지스터의 구조를 도시한 도면,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 수평형확산모스(LDMOS) 트랜지스터의 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : P형 반도체기판 22a : N형 드리프트영역(NDRIFT)
24a : LVD 영역 26 : P형 웰
27 : 게이트산화막 28 : 게이트
29 : 소스영역 30 : 드레인영역
본 발명은 반도체 제조 기술에 관한 것으로, 특히 LVD(Linearly Varying Dope)를 이용한 RESURF(Reduced Surface Field) LDMOS(Laterally Diffused MOS) 트랜지스터의 제조 방법에 관한 것이다.
하나 이상의 고전압 트랜지스터들이 저전압 회로들과 함께 동일한 칩 위에 배치되는 고전압 집적 회로들이 여러 전기적 응용 분야에서 폭넓게 사용되고 있는 것은 일반적이다. 이와 같은 집적 회로들에 있어서, 소위 수평형 확산 모스(Laterally Diffused MOS; 이하 'LDMOS') 트랜지스터는 중요한 위치를 차지하고 있는 고전압 소자이다. 이 LDMOS 트랜지스터를 실제적으로 설계하는데 있어서, 높은 브레이크다운 전압을 유지하면서 온 저항을 최소화시키는 것이 근본적으로 요구된다는 사실은 잘 알려져 있다.
최근 감소된 표면 전계(REduced SURface Field: RESURF)기술을 이용해 온저항을 유지하면서 항복 전압(Breakdown voltage)을 증대시키는 기술이 각광받고 있다. RESURF 기술에 따르면, 에피택셜층의 두께를 감소시키는 동시에, 에피택셜층의 도핑 농도를 다소 증가시킴으로써, 높은 항복전압과 낮은 온저항을 얻을 수 있다.
도 1은 종래기술에 따른 RESURF 기술을 이용한 수평형확산모스(LDMOS) 트랜지스터를 나타낸 도면이다.
도 1에 도시된 바와 같이, P형 반도체기판(11)의 소정영역에 N형 드리프트영역(NDRIFT, 12)이 형성되고, N형 드리프트영역(12)에 일부가 중첩되면서 P형 반도 체기판(11)의 나머지 영역에 P형 웰(P-well, 13)이 형성되며, P형 웰(13)과 N형 드리프트영역(12)에 걸치는 게이트(15)가 P형 반도체기판(11) 상의 게이트산화막(14) 위에 형성된다. 그리고, 게이트(15)의 일측면에 정렬되어 P형 웰(13) 내에 소스영역(N+, 16)이 형성되고, 게이트(15)의 타측면으로부터 소정 거리를 두고 N형 드리프트영역(12) 내에 드레인영역(N+, 17)이 형성된다.
도 1과 같은 LDMOS 트랜지스터는 항복전압(Breakdown voltage)을 높이고 온저항(On-resistance)을 낮추기 위해 게이트(15)의 타측면과 드레인영역(17) 사이의 N형 드리프트영역(12) 내에 RESURF 기술을 이용하여 RESURF 영역(18)을 형성한다. 이때, RESURF 영역(18)은 전영역에 걸쳐 불순물의 도핑농도가 균일하게 위치하는 UD-RESURF(Uniformly Doped REFURF) 기술을 이용하여 형성한다.
그러나, 종래기술은 RESURF 기술이 균일한 도핑(uniformly doped)으로 진행되므로, 필드밀도(Field density)가 강하여 항복전압을 높이는데 한계가 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 더 높은 항복전압을 얻을 수 있는 수평형확산모스(LDMOS) 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 수평형 확산 모스 트랜지스터는 P형 반도체기판, 상기 반도체기판의 소정영역에 형성된 N형 드리프트영역, 상기 N형 드리프트영역에 일부가 중첩되면서 P형 반도체기판의 나머지 영역에 형성된 P형 웰, 상기 반도체기판 상의 게이트산화막, 상기 P형 웰과 N형 드리프트영역에 걸쳐서 상기 게이트산화막 상에 형성된 게이트, 상기 게이트의 일측면에 정렬되어 상기 P형 웰 내에 형성된 소스영역, 상기 게이트의 타측면으로부터 소정 거리를 두고 상기 N형 드리프트영역 내에 형성된 드레인영역, 및 상기 게이트의 타측면과 드레인영역 사이의 N형 드리프트영역 내에 형성되며 불순물의 도핑농도가 다양하게 변하는 감소된 표면전계층을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 수평형 확산 모스 트랜지스터의 제조 방법은 반도체기판의 드리프트영역으로 예정된 영역에 N형 불순물을 이온주입하는 단계, 상기 드리프트영역으로 예정된 영역의 일부에 선형적으로 도핑농도가 변하는 방법을 이용하여 P형 불순물을 이온주입하는 단계, 활성화어닐링을 통해 상기 N형 불순물의 확산에 의한 드리프트영역과 상기 P형 불순물의 확산에 의한 감소된 표면전계층을 형성하는 단계, 상기 반도체 기판 내에 상기 드리프트영역에 일부가 중첩되는 P형 웰 영역을 형성하는 단계, 상기 P형 웰영역과 드리프트영역에 걸치는 게이트를 형성하는 단계, 및 상기 P형 웰영역 내에 상기 게이트의 일측면에 정렬되는 소스영역을 형성함과 동시에 상기 게이트의 타측면의 드리프트영역 내에 드레인영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 수평형확산 모스 트랜지스터의 구조를 도시한 도면이다.
도 2에 도시된 바와 같이, P형 반도체기판(21)의 소정영역에 N형 드리프트영역(NDRIFT, 22a)이 형성되고, N형 드리프트영역(22a)에 일부가 중첩되면서 P형 반도체기판(21)의 나머지 영역에 P형 웰(P-well, 26)이 형성되며, P형 웰(26)과 N형 드리프트영역(22a)에 걸치는 게이트(28)가 P형 반도체기판(21) 상의 게이트산화막(27) 위에 형성된다. 그리고, 게이트(28)의 일측면에 정렬되어 P형 웰(26) 내에 소스영역(N+, 29)이 형성되고, 게이트(28)의 타측면으로부터 소정 거리를 두고 N형 드리프트영역(22a) 내에 드레인영역(N+, 30)이 형성된다.
그리고, 본 발명은 항복전압(Breakdown voltage)을 높이고 온저항(On-resistance)을 낮추기 위해 게이트(28)의 타측면과 드레인영역(30) 사이의 N형 드리프트영역(22a) 내에 LVD(Linearly Varying Dope) 기술을 이용한 이온주입을 통해 LVD 영역(24a)을 형성한다. 이때, LVD 영역(24a)은 전영역에 걸쳐 불순물의 도핑농도가 균일하게 위치하는 것이 아니라 드레인영역(30)으로부터 멀어질수록 점차 도핑농도가 선형적으로 변하는 구조를 갖는다. 따라서, LVD 영역(24a)은 RESURF 기술과 동일하게 감소된 표면전계 기술이고, 결국 감소된 표면전계층이라고 볼 수 있다.
전술한 바와 같이, 도핑농도분포가 선형적으로 변하는 LVD 영역(24a)은 REFURF 기술에 비해 항복전압을 더 높일 수 있다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 수평형확산모스(LDMOS) 트랜지스터의 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, P형 반도체기판(21)의 일정 영역에 NDRIFT 이온주입(NDRIFT Imp)을 진행한다. 여기서, NDRIFT 이온주입이라 함은, 드리프트영역(Drift)으로 예정된 지역에 N형 불순물(22)을 이온주입하는 공정이다.
도 3b에 도시된 바와 같이, NDRIFT 이온주입이 진행된 드리프트영역의 일부(여기서, 일부는 항복전압을 높이기 위한 이온주입이 진행될 지역)를 소정간격을 두고 오픈시키는 여러개의 오프닝(23a, 23b, 23c, 23d)을 갖는 감광막패턴(23)을 형성한다. 이때, 감광막패턴(23)은 여러개의 오프닝(23a, 23b, 23c, 23d)이 형성되는데, 후속 이온주입에 의해 형성되는 LVD 영역이 선형적으로 변하는 도핑농도를 갖도록 오프닝(23a, 23b, 23c, 23d)의 폭이 점차 넓어지는 형태가 된다. 예컨대, 우측으로부터 좌측 방향으로 오프닝의 폭이 점차 넓어지는 형태가 되는데, 즉 드레인영역쪽에 가까운 오프닝(23a)의 폭이 가장 좁고, 게이트측에 가까운 오프닝(23d)의 폭이 가장 넓다.
이어서, 감광막패턴(23)을 이온주입배리어로 LVD(Linearly Varying Dope) 이온주입을 진행한다. 여기서, LVD 이온주입이라 함은, 항복전압을 높이기 위해 드리프트영역의 소정 부분에 P형 불순물(24)을 이온주입하는 RESURF 기술에 의한 감소된 표면전계층을 형성하기 위한 방법으로서, 균일하게 도핑하는 균일하게 도핑하는 RESURF 기술과는 다르게 불순물분포가 선형적으로 다양하게 변하는 이온주입이다.
이때, 감광막패턴(23)에 구비된 오프닝(23a, 23b, 23c, 23d)의 폭이 서로 다르므로, 이온주입된 P형 불순물(24)의 양이 서로 다르게 된다. 즉, 폭이 가장 좁은 오프닝(23a)을 통해 주입된 P형 불순물(24)의 양보다 폭이 가장 넓은 오프닝(23d)을 통해 주입된 P형 불순물(24)의 양이 더 많다.
도 3c에 도시된 바와 같이, 감광막패턴(23)을 스트립한 후, 불순물의 활성화를 위한 어닐링(25)을 진행한다.
이러한 어닐링(25)에 의해 NDRIFT 이온주입에 의해 도핑된 N형 불순물(22)이 확산하여 N형 드리프트영역(22a)을 형성하고, 동시에 LVD 이온주입에 의해 도핑된 P형 불순물(24)이 확산하여 감소된 표면전계층인 LVD 영역(24a)을 형성하게 된다. 여기서, LVD 영역(24a)은 서로 다른 폭, 즉 점차 넓어지는 여러개의 오프닝을 갖는 감광막패턴에 의해 주입된 불순물의 양이 다르므로, 가장 폭이 넓은 오프닝에 의해 주입된 불순물이 확산되는 부분으로 갈수록 점차 불순물 도핑 분포가 선형적으로 변하게 된다. 따라서, 이를 "LVD"라고 하는 것이다.
도 3d에 도시된 바와 같이, P형 반도체기판(21)의 일부에 P형 웰(26) 형성을 위한 이온주입을 진행하여, N형 드리프트영역(22a)에 일부가 중첩되는 형태의 P형 웰(26)을 형성한다. 이때, P형 웰(26)은 리트로그레이드웰(Retrograde well)이다.
도 3e에 도시된 바와 같이, P형 반도체기판(21)의 전면에 게이트산화막(27)을 형성한 후, 게이트산화막(27) 상에 게이트(28)를 형성한다.
이어서, 고농도 N형 불순물(N+)의 이온주입을 통해 소스영역(29)과 드레인영역(30)을 형성한다.
이때, 소스영역(29)은 게이트(28)의 일측면에 정렬되어 P형 웰(26) 내에 형성되고, 드레인영역(30)은 게이트(28)의 타측면으로부터 소정 거리를 두고 N형 드리프트영역(22a) 내에 형성된다. 특히, 소스영역(29)과 드레인영역(30)은 LVD 영역(24a)과 각각 소정 간격을 두고 이격되며, 바람직하게는 게이트(28)의 타측면과 드레인영역(30) 사이의 N형 드리프트영역(22a) 표면에 LVD 영역(24a)이 위치한다. 또한, LVD 영역(24a)은 게이트(28)의 타측면과 드레인영역(30) 사이에 위치하면서 이들과 소정 거리를 두고 위치한다.
상술한 실시예에 따르면, 소스영역(29)과 드레인영역(30) 사이에 불순물의 도핑농도가 선형적으로 변하는 LVD 영역(24a)이 존재하여 필드밀도가 감소하므로, 불순물의 도핑농도가 균일한 RESURF 기술에 비해 항복전압이 더욱 증대되는 효과가 있다. 즉, N형 드리프드영역(22a) 표면의 도핑농도를 다양하게 하는 LVD 기술을 도입하므로써 드레인영역(30)에 걸리는 전계의 분포를 넓게 하여 항복전압을 상승시킨다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 드리프트영역의 표면에 균일한 도핑의 RESURF 기술보다 도핑농도를 다양하게 하는 LVD 기술을 도입하므로써 드레인에 걸리는 전계의 분포를 넓게하여 소자의 항복전압을 상승시킬 수 있는 효과가 있다.
Claims (8)
- P형 반도체기판;상기 반도체기판의 소정영역에 형성된 N형 드리프트영역;상기 N형 드리프트영역에 일부가 중첩되면서 P형 반도체기판의 나머지 영역에 형성된 P형 웰;상기 반도체기판 상의 게이트산화막;상기 P형 웰과 N형 드리프트영역에 걸쳐서 상기 게이트산화막 상에 형성된 게이트;상기 게이트의 일측면에 정렬되어 상기 P형 웰 내에 형성된 소스영역;상기 게이트의 타측면으로부터 소정 거리를 두고 상기 N형 드리프트영역 내에 형성된 드레인영역; 및상기 게이트의 타측면과 드레인영역 사이의 N형 드리프트영역 내에 형성되며 불순물의 도핑농도가 다양하게 변하는 감소된 표면전계층을 포함하는 수평형확산 모스 트랜지스터.
- 제1항에 있어서,상기 감소된 표면전계층은,상기 드레인영역으로부터 멀어질수록 도핑농도가 선형적으로 변하는 분포를 갖는 것을 특징으로 하는 수평형확산 모스 트랜지스터.
- 제2항에 있어서,상기 감소된 표면전계층은,P형 불순물이 도핑된 것을 특징으로 하는 수평형확산 모스 트랜지스터.
- 반도체기판의 드리프트영역으로 예정된 영역에 N형 불순물을 이온주입하는 단계;상기 드리프트영역으로 예정된 영역의 일부에 선형적으로 도핑농도가 변하는 방법을 이용하여 P형 불순물을 이온주입하는 단계;활성화어닐링을 통해 상기 N형 불순물의 확산에 의한 드리프트영역과 상기 P형 불순물의 확산에 의한 감소된 표면전계층을 형성하는 단계;상기 반도체 기판 내에 상기 드리프트영역에 일부가 중첩되는 P형 웰 영역을 형성하는 단계;상기 P형 웰영역과 드리프트영역에 걸치는 게이트를 형성하는 단계; 및상기 P형 웰영역 내에 상기 게이트의 일측면에 정렬되는 소스영역을 형성함과 동시에 상기 게이트의 타측면의 드리프트영역 내에 드레인영역을 형성하는 단계를 포함하는 수평형확산 모스 트랜지스터의 제조 방법.
- 제4항에 있어서,상기 선형적으로 도핑농도가 변하는 방법을 이용하여 P형 불순물을 이온주입하는 단계는,상기 반도체기판 상에 상기 감소된 표면전계층으로 예정된 영역을 소정 간격을 두고 오픈시키는 여러개의 오프닝을 갖는 감광막패턴을 형성하는 단계;상기 감광막패턴을 이온주입배리어로 하여 상기 P형 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 수평형확산 모스 트랜지스터의 제조 방법.
- 제5항에 있어서,상기 감광막패턴의 오프닝은,상기 드레인영역에 가까울수록 그폭이 더 작고 상기 게이트의 타측면에 가까울수록 그 폭이 더 큰 것을 특징으로 하는 수평확산 모스 트랜지스터의 제조 방법.
- 제4항에 있어서,상기 감소된 표면전계층은, 상기 드레인영역과 상기 게이트의 타측면 사이의 상기 드리프트영역 내에 형성되는 것을 특징으로 하는 수평확산 모스 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 감소된 표면전계층은 상기 드레인영역 및 상기 게이트의 타측면과 소정 간격을 두고 상기 드리프트영역내에 형성되는 것을 특징으로 하는 수평확산 모스 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050134151A KR20070071030A (ko) | 2005-12-29 | 2005-12-29 | 수평형확산 모스트랜지스터 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050134151A KR20070071030A (ko) | 2005-12-29 | 2005-12-29 | 수평형확산 모스트랜지스터 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070071030A true KR20070071030A (ko) | 2007-07-04 |
Family
ID=38506233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050134151A KR20070071030A (ko) | 2005-12-29 | 2005-12-29 | 수평형확산 모스트랜지스터 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070071030A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8975693B2 (en) | 2012-03-29 | 2015-03-10 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor devices with multiple drift regions |
| US10056479B2 (en) | 2015-01-29 | 2018-08-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
| WO2021234488A1 (en) * | 2020-05-20 | 2021-11-25 | Silanna Asia Pte Ltd | Ldmos architecture and method for forming |
-
2005
- 2005-12-29 KR KR1020050134151A patent/KR20070071030A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8975693B2 (en) | 2012-03-29 | 2015-03-10 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor devices with multiple drift regions |
| US10056479B2 (en) | 2015-01-29 | 2018-08-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
| WO2021234488A1 (en) * | 2020-05-20 | 2021-11-25 | Silanna Asia Pte Ltd | Ldmos architecture and method for forming |
| US11282955B2 (en) | 2020-05-20 | 2022-03-22 | Silanna Asia Pte Ltd | LDMOS architecture and method for forming |
| US11664449B2 (en) | 2020-05-20 | 2023-05-30 | Silanna Asia Pte Ltd | LDMOS architecture and method for forming |
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