KR20090058635A - 멀티-디바이스 내 ｍｏｓ트랜지스터의 ｌｄｄ구조 및 형성방법 - Google Patents

멀티-디바이스 내 ｍｏｓ트랜지스터의 ｌｄｄ구조 및 형성방법 Download PDF

Info

Publication number
KR20090058635A
KR20090058635A KR1020070125304A KR20070125304A KR20090058635A KR 20090058635 A KR20090058635 A KR 20090058635A KR 1020070125304 A KR1020070125304 A KR 1020070125304A KR 20070125304 A KR20070125304 A KR 20070125304A KR 20090058635 A KR20090058635 A KR 20090058635A
Authority
KR
South Korea
Prior art keywords
gate oxide
oxide film
ldd
mos transistor
ion implantation
Prior art date
Application number
KR1020070125304A
Other languages
English (en)
Other versions
KR100935755B1 (ko
Inventor
유재현
김종민
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070125304A priority Critical patent/KR100935755B1/ko
Priority to CN2008101764746A priority patent/CN101452884B/zh
Priority to US12/326,898 priority patent/US7799627B2/en
Publication of KR20090058635A publication Critical patent/KR20090058635A/ko
Application granted granted Critical
Publication of KR100935755B1 publication Critical patent/KR100935755B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 MOS 트랜지스터 간에 게이트 산화막의 두께 차이를 가지는 멀티-디바이스를 형성하는 방법에 있어서, 상기 게이트 산화막의 두께 차이 및 LDD 이온 주입 에너지의 차이를 이용하여 각 MOS 트랜지스터의 LDD 형성을 위한 이온 주입 공정을 마스크 사용 단계의 추가 없이 연속적으로 진행함으로써 공정을 단순화 하는 방법에 관한 것이다. 본 발명에 의할 시 게이트 산화막의 두께가 다른 MOS 트랜지스터를 구비한 멀티-디바이스의 LDD 형성 시 마스크 사용 단계를 거치지 않고 연속적인 이온 주입 공정을 수행함으로써 마스크 사용에 투여되는 비용을 절감할 수 있으며, 공정의 단순화를 통해 빠른 제품 개발의 구현을 가능하게 한다.
멀티-디바이스, 게이트 산화막, LDD, 이온 주입,

Description

멀티-디바이스 내 ＭＯＳ트랜지스터의 ＬＤＤ구조 및 형성 방법 {A structure of LDD in multi-devices and a fabrication method thereof}
본 발명은 위와 같이 MOS 트랜지스터 간에 게이트 산화막의 두께 차이를 가지는 멀티-디바이스에 있어서 상기 게이트 산화막의 형성 후 이온 주입 공정을 이용하여 각 MOS 트랜지스터의 LDD(lightly doped drain)을 형성하는 기술에 관한 것이다.
반도체 집적 소자를 제작함에 있어서 개발 비용과 목적에 따라 반도체 칩 내에 전기적 특성이 차이가 현저한 소자들을 집적하기 위해 상기 소자들은 동일 웨이퍼상에 제작하는 경우가 발생한다. 이러한 반도체 집적 소자를 이하 멀티-디바이스(multi-device)라고 부른다. 예를 들어 동일 반도체 칩 내에 동작 전압이 1.8V인 저전압용 MOS(metal-oxide semiconductor) 트랜지스터와 3.3V인 고전압 MOS 트랜지스터를 동시에 형성되는 소자가 대표적인 멀티-디바이스 이다.
이러한 멀티-디바이스의 제작은 동일한 전기적 특성을 가진 소자들로 이루어진 단일 집적 소자 제조 공정에 비해 추가적인 마스크 사용 단계를 가지는 것이 일반적이다. 즉 멀티-디바이스에 있어서는 소자간 전기적 특성의 현저한 차이를 얻 기 위해 실제 소자의 크기나 산화막의 두께 또는 실리콘 표면에 이온 주입된 불순물의 농도등 물리적인 특성에서도 현저한 차이가 나타나며, 일반적으로 이렇게 물리적인 특성의 현저한 차이가 나는 소자들에 있어서는 소자 모두를 최적의 공정 조건에 동시에 진행하는 것이 매우 어려운 일이기 때문이다.
예를 들어 고전압용 MOS 트랜지스터의 경우에는 게이트 전극에 고전압이 인가되므로 소자의 안정성을 위해 게이트 산화막의 두께가 저전압용 MOS 트랜지스터의 게이트 산화막의 두께보다 더 두껍게 형성되어야 한다. 이러한 경우 동일한 웨이퍼 내에 같은 게이트 산화막이라도 하여도 두께의 차이로 인한 단차가 존재하게 된다. 이렇게 단차가 존재하는 게이트 산화막을 종래의 산화 공정에 의해 한번에 형성하는 것은 불가능하다. 따라서 일단 고전압 트랜지스터에 사용되는 게이트 산화막을 먼저 형성하고 감광막을 도포하여 마스크를 사용한 노광 공정을 통해 저전압 트랜지스터가 형성되는 영역위의 감광막만을 제거한 후 식각 공정을 통해 상기 저전압 트랜지스터가 형성될 영역의 게이트 산화막을 소정 두께 식각해냄으로써 단차가 존재하는 게이트 산화막을 형성할 수 있으며, 따라서 마스크를 사용하는 단계가 추가되어야 한다.
또한 물리적인 특성의 차이가 현저한 소자들간에는 요구되는 전기적 특성이 상이하므로 소자 각각이 별도로 제조 공정이 진행되야 하는 경우도 존재한다.
예를 들어, MOS 트랜지스터에서의 DIBL(drain induced barrier lowering) 등에 의한 누설 전류를 방지하기 위하여 형성되는 LDD(lightly dopded drain, 이하 LDD라고 함) 영역을 형성하기 위해 이온 주입 공정을 수행하는 경우에도 저전압 MOS 트랜지스터와 고전압 MOS 트랜지스터에 각각 요구되는 전기적 특성을 만족시키기 위해 별도로 진행되어 왔다.
도 1a 내지 도 1c에는 이러한 종래의 저전압 트랜지스터와 고전압 트랜지스터를 구비한 멀티 디바이스에서의 LDD 이온 주입 과정이 나타나 있다. 도 1a에 도시된 바와 같이 실리콘 웨이퍼(100)에 필드 산화막(101)을 형성하고 상술한 방법을 이용하여 저전압용 MOS 트랜지스터에 사용되는 제 1 게이트 산화막(102)과 고전압용 MOS 트랜지스터에 사용되는 제 2 게이트 산화막(103)을 형성한다. 이미 상술한 바와 같이 제 1 게이트 산화막과 제 2 게이트 산화막 간의 두께 차이로 인하여 단차(104)가 존재하게 된다.
이러한 게이트 산화막이 형성되고 나면 그 위에 폴리 실리콘을 포함하는 게이트(105)가 형성되고 이후 LDD 형성을 위한 이온 주입 공정이 수행되게 된다. 이때 양 트랜지스터의 LDD 형성을 위한 이온 주입 조건이 상이하므로 각각 별개로 진행된다. 즉, 도 1a에 도시된 바와 같이, 웨이퍼 전면에 감광막을 도포하고 노광 공정을 통해 저전압용 MOS 트랜지스터가 존재하는 부분의 감광막을 제거하여 고전압용 MOS 트랜지스터 부분의 감광막(106)만 남겨둔다. 다음 저전압용 MOS 트랜지스터의 LDD(108) 형성을 위한 이온 주입 공정(107)을 실시한다. 상기 공정이 완료된 후 고전압용 MOS 트랜지스터 부분에 존재하던 감광막을 제거하고 다시 고전압용 MOS 트랜지스터 부분에 LDD 이온 주입을 수행하기 위하여 위와 같은 감광막 도포 및 노광 작업을 반복하여 고전압용 MOS 트랜지스터 부분의 감광막을 제거하고 저전압용 MOS 트랜지스터 부분만 감광막(108)을 남겨둔다. 다음 도 1(b)에 도시된 바 와 같이 고전압용 MOS 트랜지스터을 위한 LDD(110) 형성을 위한 이온 주입 공정(109)을 수행하게 된다.
이러한 LDD 이온 주입 공정이 완료되면 도 1c에 도시된 것과 같이, 종래부터 공지된 일련의 제조 공정을 통해 게이트 산화막의 단차를 제거한 후 게이트 측면에 스페이서(111)를 형성하고 마스크 없이 양 트랜지스터의 소스/드레인(113) 형성을 위한 이온 주입 공정(112)을 실시하여 트랜지스터를 형성하게 된다.
이상과 같은 LDD 형성 과정은 고전압용 MOS 트랜지스터와 저전압용 MOS 트랜지스터의 이온 주입을 별개로 진행하기 위해 한쪽 트랜지스터의 LDD 이온 주입시에 다른 한쪽 트랜지스터를 상기 이온 주입으로부터 차단하기 위한 감광막을 형성해야 하므로 이를 위한 마스크 사용 단계가 추가될 수 밖에 없다. 이러한 마스크 사용 단계가 추가될수록 마스크 제조 비용의 증가뿐만 아니라 제조 공정 단계의 추가로 인한 제품 개발의 지연을 초래하는 문제를 피할 수 없게 된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출된 것으로서, 위와 같이 MOS 트랜지스터 간에 게이트 산화막의 두께 차이를 가지는 멀티-디바이스를 형성하는 방법에 있어서, 상기 게이트 산화막의 두께 차이 및 LDD 이온 주입 에너지의 차이를 이용하여 각 MOS 트랜지스터의 LDD 형성을 위한 이온 주입 공정을 마스크 사용 단계의 추가 없이 연속적으로 진행함으로써 공정을 단순화 하는 방법 및 그러한 방법에 의해 형성된 LDD 구조에 관한 것이다.
상기 과제를 해결하기위한 본 발명은 웨이퍼 전면에 제 1 트랜지스터에 사용되는 제 1 게이트 산화막과 상기 제 1 트랜지스터 보다 동작 전압이 큰 제 2트랜지스터에 사용되고 상기 제 1 게이트 산화막에 비해 소정의 단차를 가지고 두껍게 형성된 제 2 게이트 산화막을 형성하는 단계; 상기 제 1 MOS 트랜지스터의 LDD 형성을 위한 제 1 이온 주입 공정을 수행하되, 상기 제 1 이온 주입 공정은 주입되는 이온이 상기 제 2 게이트 산화막의 상부 표면으로부터 상기 단차에 해당되는 깊이 내에 모두 포함되도록 조절 하여 수행하는 단계; 상기 제 2 MOS 트랜지스터의 LDD 형성을 위한 제 2 이온 주입 공정을 수행하는 단계; 상기 제 1 게이트 산화막과 상기 제 2 게이트 산화막의 두께 차이로 발생한 단차를 제거하는 단계; 및 상기 제 1 및 제 2 MOS 트랜지스터의 소스/드레인 형성을 위한 제 3 이온 주입 공정을 수행하는 단계;를 포함하는 것을 특징으로 한다.
또한 본 발명에 따른 멀티-디바이스는 상기 제 1 MOS 트랜지스터의 LDD 구조는 웨이퍼의 표면으로부터 아래로 수직 방향으로 제 1 LDD 및 제 2 LDD가 차례로 존재하는 2층 구조로서 상기 제 2 LDD의 도핑 농도는 제 2 MOS 트랜지스터에 형성된 LDD의 도핑 농도과 동일한 것을 특징으로 한다. 지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
본 발명에 의할 시 게이트 산화막의 두께가 다른 MOS 트랜지스터를 구비한 멀티-디바이스의 LDD 형성 시 마스크 사용 단계를 거치지 않고 연속적인 이온 주입 공정을 수행함으로써 마스크 사용에 투여되는 비용을 절감할 수 있으며, 공정의 단순화를 통해 빠른 제품 개발의 구현을 가능하게 한다.
이하 첨부된 도면들을 참조하여 본 발명에 따른 게이트 산화막의 두께가 다른 MOS 트랜지스터를 구비한 멀티-디바이스의 LDD 형성 방법 및 이와 같은 방법에 의해 제작된 멀티-디바이스에 대해서 설명한다. 본 실시예에서는 상대적으로 낮은 두께의 게이트 산화막(이하 제 1 게이트 산화막)을 가진 저전압용 MOS 트랜지스터(이하 제 1 MOS 트랜지스터)와 상대적으로 두꺼운 두께의 게이트 산화막(이하 제 2 게이트 산화막)을 가진 고전압용 MOS 트랜지스터(이하 제 2 MOS 트랜지스터)를 가진 멀티-디바이스의 LDD 형성에 대하여 설명한다. 본 발명을 설명함에 있어, 관련 된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2a에는 이미 위에서 상술한 방법에 의해 웨이퍼(200) 상에 필드산화막(201)과 제 1 게이트 산화막(202) 및 제 2 게이트 산화막(203)을 형성하고 그 위에 폴리 실리콘을 포함하는 게이트(205)을 형성한 구조가 도시되어 있다. 이때 제 1 게이트 산화막(202)의 두께는 30 ~ 80Å의 범위 내에 존재하는 것이 바람직하며, 제 2 게이트 산화막(203)의 두께는 140~180Å의 범위에 존재하는 것이 바람직하다. 상기 제 1 게이트 산화막(202)과 상기 제 2 게이트 산화막(203) 간의 두께 차이, 즉 단차(204)는 60 ~ 150Å 범위에 있는 것이 바람직하다.
위와 같이 형성된 웨이퍼(200)에 제 1 MOS 트랜지스터의 LDD(이하 제 1 LDD)를 형성하기 위하여 마스크 없이 이온 주입 공정(206)을 실시 하여 제 1 LDD(207)를 형성한다. 이때 제 1 LDD(207)를 형성하기 위한 이온 주입 공정은 에너지를 조절하여 이온 주입된 이온인 제 1 게이트 산화막(202)을 투과하여 웨이프의 표면으로 주입되나, 제 2 게이트 산화막(203)은 투과하지 못하고 그 내부에 모두 포함되되, 구체적으로 이온이 모두 상기 제 2 게이트 산화막(202)의 상부 표면으로부터 게이트 산화막 간의 두께 차이, 즉 단차에 해당되는 깊이(208) 내에 모두 포함되도록 조절 되어 수행되어야 한다. 이러한 조절이 가능한 이유는 제 2 게이트 산화막(203)이 제 1 게이트 산화막(202) 보다 더 두껍게 형성됨에 따라 이온의 게이트 산화막 투과 능력에 차이가 발생하기 때문이다. 즉, 동일한 이온 주입 에너지에서 이온이 투과할 수 있는 산화막의 두께가 차이가 발생하며 따라서 산화막의 두께 차 이를 조절함으로써 가속된 이온이 제 1 게이트 산화막(202)을 투과하되 제 2 게이트 산화막(203)은 투과하지 못하고 그 내부에 모두 한정되게 하는 것이 가능하다.
한편 이온이 모두 상기 제 2 게이트 산화막(203)의 상부 표면으로부터 게이트 산화막 간의 단차에 해당되는 깊이 내에 모두 포함되도록 조절 되어 수행되어야 하는 이유는 후술한 상기 단차를 제거하는 단계에서 이온이 포함되어 있는 게이트 산화막 부분(208)이 모두 제거되어야 하기 때문이다.
일실시예로서 위와 같은 게이트 산화막 두께 조건에서의 바람직한 제 1 이온 주입 공정 조건은 이온 도즈(dose)를 As로 사용하고 1e14 ~ 5e14 개/cm2의 도즈량으로 하여 주입 에너지의 범위를3 ~ 10 keV 내에서 조절할 수 있다.
다음, 도 2b에 도시된 바와 같이, 제 1 이온 주입 공정이 완료된 후 제 2 MOS 트랜지스터의 LDD 형성(이하 제 2 LDD)을 위한 제 2 이온 주입 공정(209)을 실시한다. 이때 제 2 이온 주입 공정은 제 1 게이트 산화막(202)에 비해 상대적으로 더 두껍게 형성된 제 2 게이트 산화막(203)을 투과하여 웨이퍼 표면에 주입되야 하므로 제 1 이온 주입 공정에 비해 더 높은 주입 에너지를 가진다. 따라서 제 2 이온 주입 공정 단계에서는 제 2 게이트 산화막(203)을 투과하여 제 2 MOS트랜지스터에 LDD가 형성됨과 동시에 제 1 게이트 산화막(202)도 투과하여 제 1 MOS 트랜지스터에도 LDD가 형성되게 된다. 도 2b의 도면 부호 (210)에는 제 1 MOS 트랜지스터와 제 2 MOS트랜지스터에 모두 형성된 제 2 LDD가 나타나 있다. 도 2b에서 보듯이 제 1 MOS 트랜지스터 쪽에는 미리 형성되어 있던 제 1 LDD(207)와 본 단계에서 형 성된 제 2 LDD(210)가 웨이퍼의 표면으로부터 아래 수직 방향으로 차례로 존재하는 2층 구조임을 알 수 있다. 이는 제 2 이온 주입 에너지가 제 1 이온 주입 에너지 보다 더 크므로 제 2 LDD(210)가 제 1 LDD(207)에 비해 웨이퍼 표면으로부터 아래로 더 깊이 형성되기 때문이다.
일실시예로서 위와 같은 게이트 산화막 두께 조건에서의 바람직한 제 2 이온 주입 공정 조건은 이온 도즈(dose)를 인(phosphorous)로 사용하고 1e13 ~ 5e13 개/cm2의 도즈량으로 10 ~ 20 keV의 에너지 범위에서 조절할 수 있다.
제 2 이온 주입 공정이 완료된 후, 도 2c에 나타낸 것과 같이 제 1 게이트 산화막(202)과 제 2 게이트 산화막(203) 사이에 존재하는 단차를 제거한다. 이렇게 단차(204)를 제거함으로써 제 1 이온 주입 공정시 제 2 게이트 산화막 내로 투입되어 존재하고 있던 이온(208)들이 모두 제거된다. 이는 MOS 트랜지스터에 있어서는 게이트 산화막 내에 불순물이 존재하면 문턱 전압이나 게이트 산화막의 항복 전압과 같은 전기적 특성이 악화되므로 이를 방지하기 위함이다.
단차가 제거된 후에는 도 2d에 나타낸 것과 같이 종래의 공정에 따라 게이트 측면에 스페이서(211)를 형성하고 트랜지스터의 소스/드레인(213)을 형성하기 위한 제 3 이온 주입 공정(212)을 실시하게 된다.
도 1a 내지 도 1c는 MOS 트랜지스터간 게이트 산화막의 두께가 다른 멀티-디바이스에 있어서의 종래의 LDD 형성 방법을 단계별로 도시한 것이다.
도 2a 내지 도 2d는 MOS 트랜지스터간 게이트 산화막의 두께가 다른 멀티-디바이스에 있어서의 본 발명에 따르는 LDD 형성 방법을 단계별로 도시한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
200: 웨이퍼 201: 필드산화막
202: 제 1 게이트 산화막 203: 제 2 게이트 산화막
204: 단차 205: 게이트
206: 제 1 이온 주입 207: 제 1 LDD
208: 제 1 이온 영역 209: 제 2 이온 주입
210: 제 2 LDD 211: 스페이서
212: 제 3 이온 주입 213: 소스/드레인

Claims (10)

  1. MOS 트랜지스터 간에 게이트 산화막의 두께 차이를 가지는 멀티-디바이스를 형성하는 방법에 있어서,
    (a) 웨이퍼 전면에 제 1 트랜지스터에 사용되는 제 1 게이트 산화막과 상기 제 1 트랜지스터 보다 동작 전압이 큰 제 2트랜지스터에 사용되고 상기 제 1 게이트 산화막에 비해 소정의 단차를 가지고 두껍게 형성된 제 2 게이트 산화막을 형성하는 단계;
    (b) 상기 제 1 MOS 트랜지스터의 LDD 형성을 위한 제 1 이온 주입 공정을 수행하되, 상기 제 1 이온 주입 공정은 주입되는 이온이 상기 제 2 게이트 산화막의 상부 표면으로부터 상기 단차에 해당되는 깊이 내에 모두 포함되도록 조절 하여 수행하는 단계;
    (c) 상기 제 2 MOS 트랜지스터의 LDD 형성을 위한 제 2 이온 주입 공정을 수행하는 단계;
    (d) 상기 제 1 게이트 산화막과 상기 제 2 게이트 산화막의 두께 차이로 발생한 단차를 제거하는 단계; 및
    (e) 상기 제 1 및 제 2 MOS 트랜지스터의 소스/드레인 형성을 위한 제 3 이온 주입 공정을 수행하는 단계;
    를 포함하는 것을 특징으로 하는 멀티-디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 산화막은 30~80Å 두께 범위로 형성하고, 상기 제 2 게이트 산화막은 140~180Å 범위로 형성하는 것을 특징으로 하는 멀티-디바이스 형성 방법.
  3. 제 1 항에 있어서,
    상기 단차는 60 ~ 150Å 범위에 있는 것을 특징으로 하는 멀티-디바이스 형성 방법.
  4. 제 1 항 내지 제 3항의 어느 하나의 항에 있어서,
    상기 제 1 이온 주입 공정은 As를 1e14 ~ 5e14 개/cm2의 도즈량으로 3 ~ 10keV의 에너지 범위에서 수행되는 것을 특징으로 하는 멀티-디바이스 형성 방법.
  5. 제 1 항 내지 제 3항의 어느 하나의 항에 있어서,
    상기 제 2 이온 주입 공정은 인(phosphorous)를 1e13 ~ 5e13 개/cm2의 도즈량으로 10 ~ 20keV의 에너지 범위에서 수행되는 것을 특징으로 하는 멀티-디바이스 형성 방법.
  6. 제 1 항 내지 제 3항의 어느 하나의 항에 있어서,
    상기 제 1 MOS 트랜지스터의 동작 전압은 1.8V이고 상기 제 2 MOS 트랜지스터의 동작 전압은 3.3V인 것을 특징으로 하는 멀티-디바이스 형성 방법.
  7. 제 1 게이트 산화막을 가진 제 1 MOS 트랜지스터와 상기 제 1 MOS 트랜지스터에 비해 동작 전압이 높으며 게이트 산화막으로서 상기 제 1 게이트 산화막 보다 두께가 더 두꺼운 제 2 게이트 산화막을 가진 제 2 MOS 트랜지스터를 구비한 멀티-디바이스에 있어서,
    상기 제 1 MOS 트랜지스터의 LDD 구조는 웨이퍼의 표면으로부터 아래로 수직 방향으로 제 1 LDD 및 제 2 LDD가 차례로 존재하는 2층 구조로서 상기 제 2 LDD의 도핑 농도는 제 2 MOS 트랜지스터에 형성된 LDD의 도핑 농도과 동일한 것을 특징으로 하는 멀티-디바이스.
  8. 제 7 항에 있어서, 상기 제 1 게이트 산화막의 두께는30~80Å 범위에 있고, 상기 제 2 게이트 산화막의 두께는 140~180Å 범위에 있는 것을 특징으로 하는 멀티-디바이스.
  9. 제 7 항에 있어서, 상기 제 1 게이트 산화막과 상기 제 2 게이트 산화막의 두께 차이가 60 ~ 150Å 범위인 것을 특징으로 하는 멀티-디바이스.
  10. 제 7 항에 있어서, 상기 제 1 LDD는 제 1 항에 있어서, As를 1e14 ~ 5e14 개/cm2의 도즈량를 가지고, 상기 제 2 LDD는 인(phosphorous)를 1e13 ~ 5e13 개/cm2의 도즈량을 가지는 것을 특징으로 하는 멀티-디바이스.
KR1020070125304A 2007-12-05 2007-12-05 멀티-디바이스 내 ｍｏｓ트랜지스터의 ｌｄｄ구조 및 형성방법 KR100935755B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070125304A KR100935755B1 (ko) 2007-12-05 2007-12-05 멀티-디바이스 내 ｍｏｓ트랜지스터의 ｌｄｄ구조 및 형성방법
CN2008101764746A CN101452884B (zh) 2007-12-05 2008-11-13 复合器件及其制造方法
US12/326,898 US7799627B2 (en) 2007-12-05 2008-12-03 Multi device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070125304A KR100935755B1 (ko) 2007-12-05 2007-12-05 멀티-디바이스 내 ｍｏｓ트랜지스터의 ｌｄｄ구조 및 형성방법

Publications (2)

Publication Number Publication Date
KR20090058635A true KR20090058635A (ko) 2009-06-10
KR100935755B1 KR100935755B1 (ko) 2010-01-06

Family

ID=40720733

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070125304A KR100935755B1 (ko) 2007-12-05 2007-12-05 멀티-디바이스 내 ｍｏｓ트랜지스터의 ｌｄｄ구조 및 형성방법

Country Status (3)

Country Link
US (1) US7799627B2 (ko)
KR (1) KR100935755B1 (ko)
CN (1) CN101452884B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8089118B2 (en) * 2009-06-10 2012-01-03 Broadcom Corporation Method for selective gate halo implantation in a semiconductor die and related structure
US9395404B2 (en) * 2012-12-14 2016-07-19 Infineon Technologies Ag Method for testing semiconductor chips or semiconductor chip modules
CN105990110A (zh) * 2015-01-27 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种栅氧化层的形成方法
CN108109908B (zh) * 2016-11-25 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US11152381B1 (en) * 2020-04-13 2021-10-19 HeFeChip Corporation Limited MOS transistor having lower gate-to-source/drain breakdown voltage and one-time programmable memory device using the same
US11114140B1 (en) 2020-04-23 2021-09-07 HeFeChip Corporation Limited One time programmable (OTP) bits for physically unclonable functions
US11437082B2 (en) 2020-05-17 2022-09-06 HeFeChip Corporation Limited Physically unclonable function circuit having lower gate-to-source/drain breakdown voltage

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100312808B1 (ko) 1998-05-19 2002-08-27 유나이티드 마이크로일렉트로닉스 코퍼레이션 이중전압모오스트랜지스터들의제조방법
JP2000068389A (ja) * 1998-08-25 2000-03-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100280537B1 (ko) 1998-12-29 2001-03-02 김영환 반도체장치 제조방법
JP2002141420A (ja) 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4628644B2 (ja) * 2001-10-04 2011-02-09 富士通セミコンダクター株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US7799627B2 (en) 2010-09-21
US20090146220A1 (en) 2009-06-11
CN101452884B (zh) 2011-02-16
KR100935755B1 (ko) 2010-01-06
CN101452884A (zh) 2009-06-10

Similar Documents

Publication Publication Date Title
KR100935755B1 (ko) 멀티-디바이스 내 ｍｏｓ트랜지스터의 ｌｄｄ구조 및 형성방법
KR101531882B1 (ko) 반도체 소자 및 그 제조 방법
KR100847827B1 (ko) 고전압 트랜지스터의 제조 방법
US20090001485A1 (en) Semiconductor Device and Manufacturing Method Thereof
CN108470680B (zh) 半导体结构的制作方法
US7612415B2 (en) Method of forming semiconductor device
KR20070071030A (ko) 수평형확산 모스트랜지스터 및 그의 제조 방법
KR0146525B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR20070013032A (ko) 플래쉬 메모리 소자의 제조방법
KR100549580B1 (ko) 리세스 채널 구조를 갖는 반도체 소자의 제조 방법
KR100552809B1 (ko) 드레인-소스 브레이크다운 전압을 개선한 반도체 소자 및그 제조 방법
KR101038308B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100582442B1 (ko) 엘디디 구조 트랜지스터 및 그 제조방법
KR100552824B1 (ko) 반도체 소자 및 그 제조 방법
KR100487504B1 (ko) 서로 다른 게이트 스페이서 형성 방법
KR100620641B1 (ko) 반도체 소자의 형성 방법
KR101088817B1 (ko) 반도체 소자 및 그의 제조방법
JP2011176113A (ja) Ｍｏｓ型半導体装置およびその製造方法
KR100608384B1 (ko) 반도체 소자의 제조방법
KR100501935B1 (ko) 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법
KR100698080B1 (ko) 모스 트랜지스터의 제조방법
KR100531537B1 (ko) 반도체소자의 제조방법
KR100537272B1 (ko) 반도체 소자의 제조 방법
KR20100120408A (ko) 고전압 트랜지스터 제조 방법
KR20060000566A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee