CN101452884A - 复合器件及其制造方法 - Google Patents

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Abstract

本发明实施例涉及一种复合器件，该复合器件可以包括：具有第一栅氧化膜的第一MOS晶体管，以及具有比第一栅氧化膜厚的第二栅氧化膜的第二MOS晶体管。根据本发明实施例，第一MOS晶体管的LDD结构可以是两层结构，在该结构中第一LDD区和第二LDD区从晶片的表面垂直地向下设置，并且第二LDD区在掺杂浓度方面可以与第二MOS晶体管中的LDD结构基本相同。

Description

复合器件及其制造方法
本申请要求第10-2007-0125304号(于2007年12月5日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种技术，在包括具有不同厚度栅氧化膜的MOS晶体管的复合器件(multi device)中，该技术通过在形成栅氧化膜之后使用离子注入工艺来形成每个MOS晶体管的LDD(轻掺杂漏极)(lightly doped drain)结构。
背景技术
在单个晶片(wafer)上可以制造多于一种的半导体集成器件以使将具有不同电特性的器件集成到半导体芯片中变得容易。这样的集成半导体器件可以称作复合器件。例如，复合器件可以包括在1.5V下操作的低电压金属氧化物半导体(MOS)晶体管和在3.3V下操作的高电压MOS晶体管。这两种器件可以形成在相同的半导体芯片中。
与具有共同电特性器件的单个集成器件的制造过程相比，在制造复合器件的过程中，可能需要额外的掩模(masking)步骤。一个原因可以如下。为了在复合器件中形成具有不同电特性的器件，彼此之间的物理特性诸如器件尺寸、氧化膜的厚度、和注入到硅表面的杂质的浓度可能是不同的。通常，可能很难在最适宜的工艺条件下同时形成具有不同物理特性的器件。
例如，在高电压MOS晶体管中，高电压可以施加至栅电极。为了提供器件稳定性，可能需要栅氧化膜形成的比低电压MOS晶体管中的栅氧化膜厚。在这种情况下，在相同晶片中的栅氧化膜之间可能存在梯级(step)。使用已知的氧化工艺很难在单个工艺中形成具有梯级的栅氧化膜。因此，在用于高电压晶体管的栅氧化膜形成之后，可以形成用于低电压晶体管的栅氧化膜。
用于低电压晶体管的栅氧化膜可以通过如下来形成。首先，可以应用感光膜(photosensitive film)。其次，可以通过用掩模使用曝光工艺来去除与将形成低电压晶体管的区域相对应的感光膜。接下来，可以使用刻蚀工艺按预定的厚度来去除在将形成低电压晶体管的区域中的栅氧化膜。以这种方式，可以形成具有梯级的栅氧化膜。因此，可能需要额外的掩模步骤。
具有不同物理特性的器件可以具有不同的电特性。在一些例子中，可能需要分别制造这些器件。例如，可以实施离子注入工艺以形成轻掺杂漏极(LDD)结构，该结构可以防止由于在MOS晶体管中的漏致势垒降低(drain induced barrier lowering)(DIBL)引起的电流泄露(current leakage)。在复合器件中，可以分别实施用于低电压MOS晶体管和高电压MOS晶体管的离子注入工艺以实现不同的电特性。
图1A到图1C示出了用于具有低电压晶体管和高电压晶体管的复合器件的相关技术的LDD离子注入工艺。参照图1A，可以在硅晶片100上和/或上方形成场氧化膜101。然后可以形成用于低电压MOS晶体管的第一栅氧化膜102和用于高电压MOS晶体管的第二栅氧化膜103。由于他们之间的厚度差，从而可以在第一栅氧化膜102和第二栅氧化膜103之间存在梯级104。
然后可以在第一栅氧化膜102和第二栅氧化膜103上和/或上方形成栅极105，该栅极105可以包括多晶硅。然后可以实施离子注入工艺，并可以引起LDD结构的形成。可以对低电压MOS晶体管和高电压MOS晶体管分别实施离子注入工艺。这可能是因为不同的离子注入条件对形成各个晶体管的LDD结构可能是必要的。
这样，参照图1A，可以将感光膜应用至晶片的整个表面。接着，可以使用曝光工艺去除相应于低电压MOS晶体管的感光膜118，而可以保留相应于高电压MOS晶体管的感光膜106。可以实施离子注入工艺107，并且该离子注入工艺107可以形成低电压MOS晶体管的LDD结构108。在完成用于低电压MOS晶体管的离子注入工艺之后，可以去除相应于高电压MOS晶体管的感光膜106。
为了使用离子注入工艺在高电压MOS晶体管中形成LDD结构，可以以如上所述的相同方式，应用感光膜并实施曝光工艺。参照图1B，可以去除相应于高电压MOS晶体管的感光膜106，而可以保留相应于低电压MOS晶体管的感光膜118。接着，可以实施离子注入工艺109，并且该离子注入工艺109可以形成用于高电压MOS晶体管的LDD结构110。
参照图1C，可以去除栅氧化膜之间的梯级104。可以在每个栅极的侧表面上形成隔离件(Spacer)111。然后可以实施离子注入工艺112，并且该离子注入工艺112可以形成晶体管的源/漏区113。
可以分别对高电压MOS晶体管和低电压MOS晶体管实施用以形成各自LDD结构的离子注入工艺。也就是，当对一个晶体管实施LDD离子注入时，感光膜可以被形成用来阻挡离子注入至另一个的晶体管中。因此，可能需要额外的掩模步骤。对额外掩模步骤的需要可能增加用于掩模的成本并可能增加制造过程中的步骤数量。这可能延缓产品的开发(development)。
发明内容
本发明实施例涉及一种复合器件，该复合器件包括具有不同厚度栅氧化膜的MOS晶体管，本发明实施例还涉及一种在形成栅氧化膜之后使用离子注入工艺形成每个MOS晶体管的轻掺杂漏极(LDD)结构的方法。
本发明实施例涉及一种复合器件及其制造方法，该复合器件包括具有不同厚度栅氧化膜的MOS晶体管，该复合器件及其制造方法可以能够通过利用栅氧化膜之间的厚度差和LDD离子注入能量的差异来相继地实施离子注入工艺以在单个MOS晶体管中形成LDD结构，而不需要额外的掩模步骤。这可以简化制造过程。
根据本发明实施例，一种方法可以包括以下中的至少之一：在晶片的整个表面上形成用于第一MOS晶体管的第一栅氧化膜和用于第二MOS晶体管的第二栅氧化膜，且形成的第二栅氧化膜比第一栅氧化膜厚，以提供预定的梯级；实施第一离子注入工艺以在第一MOS晶体管中形成LDD结构以便使被注入的离子在从第二栅氧化膜的上部表面开始的并与梯级相对应的深度内存在；实施第二离子注入工艺以在第二MOS晶体管中形成LDD结构；去除由于第一栅氧化膜和第二栅氧化膜之间的厚度差引起的梯级；实施第三离子注入工艺以在第一和第二MOS晶体管中形成源/漏区。
根据本发明实施例，复合器件可以包括以下中的至少一个：具有第一栅氧化膜的第一MOS晶体管；具有比第一栅氧化膜厚的第二栅氧化膜的第二MOS晶体管。
根据本发明实施例，第一MOS晶体管的LDD结构可以是两层结构，在该两层结构中第一LDD区和第二LDD区可以从晶片的表面垂直地向下设置，且第二LDD区在掺杂浓度(dopingconcentration)方面可以与第二MOS晶体管中的LDD结构基本相同。
附图说明
图1A到图1C示出了根据相关技术在复合器件中形成LDD结构的方法，其中该复合器件包括具有不同厚度的栅氧化膜的MOS晶体管。
实例图2A到图2D示出了根据本发明实施例在复合器件中形成LDD结构的方法，其中该复合器件包括具有不同厚度的栅氧化膜的MOS晶体管。
具体实施方式
根据本发明实施例，复合器件可以包括低电压第一MOS晶体管和高电压第二MOS晶体管。第一MOS晶体管可以具有较小厚度的第一栅氧化膜，而第二MOS晶体管可以具有较大厚度的第二栅氧化膜。
参照实例图2A，可以在晶片200上和/或上方形成场氧化膜201、第一栅氧化膜202和第二栅氧化膜203。可以在第一栅氧化膜202和第二栅氧化膜203两者上和/或上方形成栅极205，该栅极205可以包括多晶硅。根据本发明实施例，第一栅氧化膜202可以具有范围在大约30埃到80埃的厚度。第二栅氧化膜203可以具有范围在大约140埃到180埃的厚度。第一栅氧化膜202和第二栅氧化膜203之间的厚度差，也就是梯级差204，可以在大约60埃到150埃的范围内。
为了在晶片200上和/或上方形成第一MOS晶体管的第一LDD区207，可以不用掩模实施离子注入工艺206，其中在该晶片200上可以形成场氧化膜201、第一栅氧化膜202和第二栅氧化膜203。因此，可以形成第一LDD区207。
在用来形成第一LDD区207的离子注入工艺206中，可以调节能量以便注入的离子可以传输穿过第一栅氧化膜202并且可以注入到晶片的表面中，但是它们并不传输穿过第二栅氧化膜203。换句话说，它们可以被限制(confine)在第二栅氧化膜203内。根据本发明实施例，可以实施离子注入工艺以便被注入的离子可以在深度部分208内存在，其中该深度部分208从第二栅氧化膜203的上部表面开始并与第一栅氧化膜202和第二栅氧化膜203之间的厚度差相对应。
根据本发明实施例，由于第二栅氧化膜203可以被形成比第一栅氧化膜202厚，所以可以进行这种调节。这样，在第一栅氧化膜202和第二栅氧化膜203中离子传输能力可能不同。根据本发明实施例，由于第一栅氧化膜202和第二栅氧化膜203可以具有不同的厚度，所以在基本相同的离子注入能量下离子是否可以穿过氧化膜202和203各自的厚度也是不同的。因此，通过调节第一栅氧化膜202和第二栅氧化膜203之间的厚度差，加速的离子可以传输穿过第一栅氧化膜202，但是不能传输穿过第二栅氧化膜203。更确切地，它们可以被限制在第二栅氧化膜203的内部。
根据本发明实施例，可以实施调节以便注入的离子基本上全部被限制在一定的深度内，该深度从第二栅氧化膜203的上部表面开始并与第一栅氧化膜202和第二栅氧化膜203之间的梯级相对应。这可以将离子限制在深度部分208中，该离子在随后去除深度部分208(即，梯级差204)时可以被去除。
根据本发明实施例，当第一栅氧化膜202和第二栅氧化膜203基本上具有上述的厚度时，可以使用As(砷)离子以在大约1 x 1014离子/cm2到5 x 1014离子/cm2范围内的剂量以及在大约3keV到10keV范围内的注入能量来实施第一离子注入工艺206。
参照实例图2]B，可以在完成第一离子注入工艺206之后实施第二离子注入工艺209。这可以形成第二MOS晶体管的第二LDD区210。在第二离子注入工艺209中，离子可以传输穿过第二栅氧化膜203并且可以被注入到晶片的表面中，其中第二栅氧化膜203可以被形成相对地厚于第一栅氧化膜202。
根据本发明实施例，可以用比在第一离子注入工艺206中使用的离子注入能量高的离子注入能量来实施第二离子注入工艺209。因此，在第二离子注入工艺209中，离子可以传输穿过第二栅氧化膜203，并可以在第二MOS晶体管中形成第二LDD区210，并且还可以传输穿过第一栅氧化膜202并可以在第一MOS晶体管中形成LDD区。
参照实例图2B，第一MOS晶体管中的LDD结构可以是两层结构，在该结构中，先前形成的第一LDD区207和第二LDD区210从晶片的表面垂直地向下设置。这可以是因为第二离子注入能量可以比第一离子注入能量高。因此第二LDD区210可以从晶片的表面向下形成的比第一LDD区207深。
根据本发明实施例，如果栅氧化膜基本上具有上述的厚度，则可以使用P(磷)离子以在大约1 x 1013离子/cm2到5 x 1013离子/cm2范围内的剂量以及在大约10keV到20keV范围内的注入能量来实施第二离子注入工艺209。
参照实例图2C，在完成第二离子注入工艺209之后，可以去除第一栅氧化膜202和第二栅氧化膜203之间的梯级差204。通过去除梯级差204，第二栅氧化膜203的深度部分208可以被去除，其中在第一离子注入工艺206期间注入的离子可能已经被限制在该深度部分208中。这可以防止MOS晶体管的电特性诸如栅氧化膜的阈电压或击穿电压由于栅氧化膜中的杂质而遭受恶化。
参照实例图2D，然后可以在每个栅极的侧表面上形成隔离件211，以及可以实施第三离子注入工艺212，该第三离子注入工艺212可以形成晶体管的源/漏区213。
在不脱离本发明的精神和范围内可以对本发明披露的实施例作各种修改及变形，这对于本领域的技术人员而言是显而易见的。因此，本发明披露的实施例意在涵盖在所附权利要求及其等同替换的范围内的对本发明的修改和变形。

Claims (19)

1.一种方法，包括：
在晶片的表面上方形成用于第一MOS晶体管的具有第一厚度的第一栅氧化膜和用于第二MOS晶体管的具有第二厚度的第二栅氧化膜，所述第二厚度比所述第一厚度大以提供厚度方面的梯级差；
实施第一离子注入工艺以在所述第一MOS晶体管中形成LDD结构以便使被注入的离子在从所述第二栅氧化膜的上部表面开始的并与所述梯级差相对应的深度内存在；
实施第二离子注入工艺以在所述第二MOS晶体管中形成LDD结构；以及
去除所述第一栅氧化膜和所述第二栅氧化膜之间厚度方面的所述梯级差。
2.根据权利要求1所述的方法，进一步包括在所述第一和第二MOS晶体管的侧表面上形成隔离件。
3.根据权利要求2所述的方法，进一步包括实施第三离子注入工艺以在所述第一和第二MOS晶体管中形成源/漏区。
4.根据权利要求1所述的方法，其中，所述第一栅氧化膜具有范围在大约30埃到80埃的厚度，而所述第二栅氧化膜具有范围在大约140埃到180埃的厚度。
5.根据权利要求1所述的方法，其中，所述梯级差在大约60埃到150埃的范围内。
6.根据权利要求1到5中的任意一个的所述方法，其中，用剂量在大约1 x 1014离子/cm2到5 x 1014离子/cm2范围的As(砷)离子来实施所述第一离子注入工艺。
7.根据权利要求1到5中的任意一个的所述方法，其中，离子注入能量在大约3keV到10keV的范围。
8.根据权利要求1到5中的任意一个的所述方法，其中，用剂量在大约1 x 1013离子/cm2到5 x 1013离子/cm2范围的P(磷)离子来实施所述第二离子注入工艺。
9.根据权利要求8所述的方法，其中，注入能量在大约10keV到20keV的范围。
10.根据权利要求1到5中的任意一个的所述方法，其中，构造所述第一MOS晶体管以使其在范围为大约1.5V到2.5V的电压下操作，并构造所述第二MOS晶体管以使其在范围为大约3.0V到6.0V的电压下操作。
11.一种器件，包括：
第一MOS晶体管，具有第一厚度的第一栅氧化膜；以及
第二MOS晶体管，具有比所述第一MOS晶体管的操作电压高的操作电压并具有第二厚度的第二栅氧化膜，所述第二厚度比所述第一厚度大，
其中，所述第一MOS晶体管的LDD结构包括两层结构，在所述两层结构中，第一LDD区和第二LDD区从晶片的表面垂直地向下设置，而在掺杂浓度方面，所述第二LDD区与所述第二MOS晶体管中的LDD结构近似相等。
12.根据权利要求11所述的器件，其中，所述第一栅氧化膜具有范围在大约30埃到80埃的厚度，而所述第二栅氧化膜具有范围在大约140埃到180埃的厚度。
13.根据权利要求11所述的器件，其中，所述第一栅氧化膜和所述第二栅氧化膜之间的厚度差在大约60埃到150埃的范围内。
14.根据权利要求11到13中的任意一个的所述器件，其中，用剂量在大约1 x 1014离子/cm2到5 x 1014离子/cm2范围的As(砷)离子来形成所述第一LDD区。
15.根据权利要求11到13中的任意一个的所述器件，其中，用范围在大约3keV到10keV的离子注入能量来形成所述第一LDD区。
16.根据权利要求11到13中的任意一个的所述器件，其中，使用剂量在大约1 x 1013离子/cm2到5 x 1013离子/cm2范围的P(磷)离子来形成所述第二LDD区。
17.根据权利要求11到13中的任意一个的所述器件，其中，用范围在大约10keV到20keV的离子注入能量来形成所述第二LDD区。
18.根据权利要求11到13中的任意一个的所述器件，其中，所述第一MOS晶体管被构造以在范围为大约1.5V到2.5V的电压下操作，而所述第二MOS晶体管被构造以在范围为大约3.0V到6.0V的电压下操作。
19.根据权利要求11所述的器件，进一步包括在所述第一和第二MOS晶体管的侧表面上的隔离件。
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