JP4101313B2 - 半導体素子およびその製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は半導体装置およびその製造方法に係り、特にウェルおよび基板に形成されたトランジスタのパンチ・スルー特性を改善したCMOSおよびその製造方法に関するものである。
【0002】
【従来の技術】
CMOSは、PMOSとNMOSを同一の基板に形成した後これらを電気的に連結したもので、通常半導体基板にNウェルまたはPウェルを形成した後、ウェルの間の半導体基板およびウェルに相異なる導電型のトランジスタを同時に形成する工程で形成される。
【0003】
図1は、従来の方法により製造されたCMOSの断面図である。参照符号10は半導体基板、18はNウェル、22はPウェル、26はフィールド酸化膜、28はゲート酸化膜、そして30はゲート電極を示す。
前記図1に示したCMOS構造は、P型の半導体基板10に選択的に不純物をドープしてNウェル18およびPウェル22を形成する工程、通常のフィールド酸化膜の製造工程を行ってフィールド酸化膜26を形成する工程、各ウェルおよび基板の表面にゲート酸化膜28を形成する工程およびゲート酸化膜上にゲート電極30を形成する工程により形成される。
【0004】
【発明が解決しようとする課題】
しかし、半導体装置の集積度が増加するにつれて、各素子の単位大きさは次第に小さくなり、これにより各素子の電気的な特性は比例的に低下する。例えば、トランジスタの場合、集積度を増加させるためにソースとドレインとの間の距離を縮めるほどトランジスタのソースとドレインの空乏(depletion) 領域が相接して発生するパンチ・スルーの発生率は比例的に高くなる。
【0005】
微細な大きさのトランジスタで特にその発生率が高まる前記のようなパンチ・スルーは、基板の不純物濃度が低いほどさらに頻繁に発生する。これは、基板の不純物濃度およびソースとドレインの空乏領域近傍の不純物濃度が小さいほどソースとドレインの空乏領域の大きさは大きくなるからである。
最近、ソースとドレインの空乏領域近傍の不純物の濃度を増加させることにより、トランジスタのパンチ・スルー電圧を増加させる方法が研究されている。米国特許第4,354,307号(発明の名称;METHOD FOR MASS PRODUCING MINIATURE FIELD EFFECT TRANSISTORS IN HIGH DENSITY LSI/VLSI CHIPS 、発明者;Vinson et al.,出願番号;99,515)には、基板の不純物濃度を選択的に増加させることによりトランジスタのパンチ・スルー電圧を増加させる方法が開示されている。
【0006】
しかしながら、米国特許第4,354,307号に開示された方法によると、CMOS構造の場合、ウェルと基板にそれぞれ形成されるトランジスタの電気的な特性に重要な影響をおよぼすウェルと基板のバルク濃度を選択的に調節することができないため、基板とウェルとにそれぞれ形成されたトランジスタに互いに相異なる電気的特性が要求される場合、これらの電気的特性を同時に満たすことは困難である。
【0007】
例えば、基板に形成されるトランジスタには特定電圧以上のパンチ・スルー電圧が要求され、ウェルに形成されるトランジスタには動作電圧で基板電圧の影響を減らすような特性が要求される場合、基板に形成されるトランジスタに対しては空乏領域のバルク濃度を高めて高いパンチ・スルー電圧を得ることが必要であり、ウェルに形成されるトランジスタに対しては次の式(1)で表したように、基板電圧によるスレショルド電圧の変化を示す値であるγを低めなければならない。
【0008】
γ=(2εs εo qNa )1/2 /Cox ・・・(1)
Coxはゲート酸化膜のキャパシタンス、εs は半導体基板の誘電率、εo は真空の誘電率、qは電荷量、そしてNa は不純物の個数を示す。
前記式(1)において、γ値を低めるためにはqNa 値、すなわちバルク濃度を低めなければならないことが判る。
【0009】
すなわち、基板に形成されるトランジスタには特定電圧以上のパンチ・スルー電圧が要求され、ウェルに形成されるトランジスタは動作電圧で基板電圧の影響を減らすような特性が要求される場合、このような要求を満足するためにはウェルでのバルク濃度と基板でのバルク濃度とが相異なることが必要である。
したがって、ウェルと基板でのバルクの濃度が相異なるように調節されていない従来の技術では2つの特性を同時に満足させるトランジスタの製作は不可能であり、ウェルと基板でのバルクの濃度を相異なるように調節するためには別途マスク工程を行わなければならないという問題点がある。
【0010】
本発明の目的は、ウェルおよび基板に形成されるトランジスタの相異なる特性要求を同時に満足させ得るCMOSを提供することにある。
本発明の他の目的は、前記CMOSの望ましい製造方法を提供することにある。
【0011】
【課題を解決するための手段】
前記の課題を解決するために、本発明によるCMOSは、半導体基板の第1領域および第2領域にそれぞれ形成された第1ウェルおよび第2ウェルと、前記第1ウェルおよび前記第2ウェルにそれぞれ形成された第1トランジスタおよび第2トランジスタと、前記半導体基板の第3領域に形成された第3トランジスタと、前記第1、第2および第3領域のうちで少なくとも1つの領域の空乏領域近傍に形成された第1不純物層と、前記第1不純物層の形成されていない領域の前記半導体基板に前記第1不純物層よりさらに深く形成された第2不純物層と、を含むことを特徴とする。
【0012】
本発明の第1実施例によるCMOSにおいて、前記第1ウェルおよび前記第2ウェルはそれぞれNウェルおよびPウェルであり、このときの前記第1不純物層は前記第3領域の空乏領域近傍に形成されることが望ましい。
【0013】
本発明の第3実施例によるCMOSにおいて、前記第1ウェルおよび前記第2ウェルはそれぞれNウェルおよびPウェルであり、このときの前記第1不純物層は前記第1ウェルと前記第3領域との空乏領域近傍に形成されることが望ましい。
本発明の第4実施例によるCMOSにおいて、前記第1ウェルおよび前記第2ウェルはそれぞれNウェルおよびPウェルであり、このときの前記第1不純物層は前記第2ウェルの空乏領域近傍に形成されることが望ましい。
【0014】
本発明の第5実施例によるCMOSにおいて、前記第1ウェルおよび前記第2ウェルはそれぞれNウェルおよびPウェルであり、このときの前記第1不純物層は前記第2ウェルと前記第3領域との空乏領域近傍に形成されることが望ましい。
本発明の第6実施例によるCMOSにおいて、前記第1ウェルおよび前記第2ウェルはそれぞれNウェルおよびPウェルであり、このときの前記第1不純物層は前記第1ウェルの空乏領域近傍に形成されることが望ましい。
【0015】
本発明の前記第1〜第6実施例によるCMOSにおいて、各トランジスタのチャネル領域にはスレショルド電圧の調節のための第3不純物層が追加的に形成されていることが望ましい。
本発明の前記第1〜第6実施例によるCMOSにおいて、前記第1不純物層および前記第2不純物層の濃度は、前記第3不純物層の濃度よりは低く、前記基板、前記第1ウェルおよび前記第2ウェルの濃度よりは高いことが望ましい。
【0016】
前記他の目的を達成するために、本発明によるCMOSの製造方法は、半導体基板上に第1絶縁膜を形成する第1工程と、第1ウェルの形成される第1領域から前記第1絶縁膜を除去する第2工程と、前記第1絶縁膜の除去された前記第1領域の表面に第2絶縁膜を形成し、前記第2絶縁膜の下部に前記第1ウェルを形成する第3工程と、前記第1絶縁膜および前記第2絶縁膜のうちのいずれか1つを除去する第4工程と、前記第4工程で得られた結果物の全面に不純物をドープすることにより、前記第4工程により前記第1絶縁膜および前記第2絶縁膜のうちのいずれか1つが除去されていない領域に第1不純物層を形成し、前記第1絶縁膜および前記第2絶縁膜のうちのいずれか1つが除去された領域に第2不純物層をそれぞれ形成する第5工程と、を含むことを特徴とする。
【0017】
本発明によるCMOS製造方法において、前記第4工程により除去されていない前記第1絶縁膜および前記第2絶縁膜のうちのいずれか1つの下部に形成された前記第1不純物層はトランジスタの空乏領域付近に形成され、前記第5工程で得られた結果物の全面に前記第1不純物層より浅い深さに不純物を再ドープする工程が追加される。
【0018】
本発明によるCMOS製造方法において、前記第1不純物層および前記第2不
純物層の濃度は、前記第3不純物層の濃度よりは低く、前記基板、前記第1ウェルおよび前記第2ウェルの濃度よりは高いことが望ましい。
本発明によるCMOS製造方法において、前記第1絶縁膜は1000Å〜2000Åの厚さに形成され、前記第2絶縁膜は4000Å〜6000Åの厚さに形成されることが望ましく、この際に、さらに望ましくは、前記不純物は400keV〜800keVのエネルギーでドープされる。
【0019】
望ましい一実施例として、前記第3工程以後、第2ウェルの形成される領域から前記第1絶縁膜を除去する工程および前記第2ウェルの形成される領域の表面に第3絶縁膜を形成し、前記第3絶縁膜の下部に前記第2ウェルを形成する工程を追加する。
この際、前記第1ウェルはN型不純物のドープされているウェルであり、前記第2ウェルはP型不純物のドープされているウェルである。また、前記第2ウェルは前記第1ウェル内に形成されることもできる。
【0020】
望ましい他の実施例として、前記第3工程以後、第2ウェルの形成される領域に不純物をドープして前記第2ウェルを形成する工程を追加する。
この際、前記第1ウェルはN型不純物のドープされているウェルであり、前記第2ウェルはP型不純物のドープされているウェルである。また、前記第2ウェルは前記第1ウェル内に形成されることもできる。
【0021】
本発明は、空乏領域外のバルク濃度はγ値に影響しないことに着目した。すなわち、不純物が空乏領域の下に注入された場合には、前記γ値には何ら影響しない。
高いパンチ・スルー電圧の必要なトランジスタにはパンチ・スルー電圧の特性改善のために空乏領域近傍のバルクの濃度を高めるための不純物層を形成し、高いパンチ・スルー電圧の不要なトランジスタには基板電圧により動作電圧が影響されないようにするためにγ値に影響しない程度の深さに不純物層を形成した。
【0022】
【作用】
本発明によると、ウェルおよび/または基板上に形成されるトランジスタのパンチ・スルー電圧を別途のマスク工程を行うことなく選択的に高めることができる。
【0023】
【実施例】
以下、添付した図面に基づき本発明の実施例をより詳細に説明する。
図2A〜2Fにおいて、参照符号10は半導体基板、18はNウェル、22はPウェル、26はフィールド酸化膜、28はゲート酸化膜、30はゲート電極、100は第1不純物層、101は第2不純物層、そして102は第3不純物層を示す。
【0024】
図2Aは本発明の第1実施例により製造されたCMOSの断面図である。
図2Aに示すように、ウェルの形成されていない領域(以下、「第3領域」という)に形成されたトランジスタの空乏領域近傍に、第1不純物層100が形成されている。第1領域に形成されたNウェル18および第2領域に形成されたPウェル22には、半導体基板の表面を基準として第1不純物層100よりさらに深い位置に第2不純物層101が形成されている。また、各トランジスタのチャネル領域には、スレショルド電圧の調節のための第3不純物層102が形成されている。
【0025】
この際、第1不純物層100および第2不純物層101の不純物濃度は、第3不純物層102の濃度よりは低いが、基板10、Nウェル18およびPウェル22の濃度よりは高い。
本発明の第1実施例では、第1不純物層100および第2不純物層101の濃度を1.0〜5.0×1011イオン/cm2 とした。そして、第1不純物層100は空乏領域の形成される程度の深さに、例えば第1実施例では半導体基板の表面から約0.8〜1.5μm程度の深さに位置するようにした。
【0026】
図2Aに示す本発明の第1実施例によると、高いパンチ・スルー電圧の要求される第3領域のトランジスタは第1不純物層100によりパンチ・スルー電圧を改善できることが判る。
【0027】
図2C〜図2Fは、それぞれ本発明の第3〜第6実施例により製造されたCMOSの断面図である。
【0028】
図2Cに示す第3実施例は、Nウェル18および第3領域に形成されるトランジスタのパンチ・スルー電圧特性を改善するためのものである。
また、図2Dに示す第4実施例は、Pウェル22に形成されるトランジスタのパンチ・スルー電圧特性を改善するためのものである。
また、図2Eに示す第5実施例は、Pウェル22および第3領域に形成されるトランジスタのパンチ・スルー電圧特性を改善するためのものである。
【0029】
そして、図2Fに示す第6実施例は、Nウェル18に形成されるトランジスタのパンチ・スルー電圧特性を改善するためのものである。
次に、上記第1〜第6実施例のCMOSの製造方法を説明する。
図3A〜3Fは本発明の第1実施例によるCMOSの製造方法を説明するための断面図である。
【0030】
まず、Nウェル18の形成のための不純物注入工程を図3Aに示す。この不純物注入工程は、半導体基板10上にパッド酸化膜12および第1絶縁膜14を順に形成する第1工程、第1絶縁膜14上に、例えばフォトレジストのような感光膜16を形成した後、通常の写真蝕刻工程を行ってNウェル18の形成される領域(第1領域)の第1絶縁膜14を除去することにより第1窓1を形成する第2工程、および、第1窓1を通じて不純物をドープする第3工程の順に行われる。
【0031】
この際、半導体基板10は比抵抗が18Ωcmであり、P型不純物がドープされている。パッド酸化膜12はバッファ酸化膜として用いられ、500Å〜1000Åの厚さに形成される。第1絶縁膜14は窒化膜であって1000Å〜2000Åの厚さに形成されるが、この数値に限定されるものではなく、不純物のドープエネルギーと空乏領域の深さに応じて調節され得る。前記不純物は燐イオンであって、約100keVのエネルギーで、約1.8×1013イオン/cm2 の濃度でイオン注入される。
【0032】
次に、図3Bに示すように、Nウェル18を完成する工程およびPウェル22形成のための不純物注入工程を行う。この工程は、第1領域に第2絶縁膜20を形成すると同時にウェルドライブ・イン工程を行うことによりNウェル18を完成する第1工程、前記第1工程で得られた結果物の全面にPウェル22の形成のための感光膜パターン17を形成した後、蝕刻工程を行ってPウェル22の形成される領域(第2領域)の第1絶縁膜14を除去することにより第2窓2を形成する第2工程、および、第2窓2を通じて不純物をドープする第3工程の順に行われる。
【0033】
この際、第2絶縁膜20は約4000Å〜6000Åの厚さに形成される。また、前記ドライブ・イン工程は1150℃で8時間程度行う。そして、第2窓2を通じてドープされる前記不純物はホウ素イオンであり、約80keVのエネルギーで、2.1×1012イオン/cm2 の濃度でイオン注入される。
次に、図3Cに示すように、Pウェル22を完成する工程を行う。これは、Pウェル22を形成するために不純物をドープした領域に第3絶縁膜24を形成すると同時に、ウェルドライブ・イン工程を行って前記不純物を拡散させることによりPウェル22を完成する工程である。
【0034】
この際、前記ドライブ・イン工程は1150℃で8時間程度行う。
なお、図3A〜3Cでは、Nウェル18およびPウェル22を形成するためのイオン注入工程、酸化工程およびドライブ・イン工程をそれぞれ進める方法について説明したが、NウェルおよびPウェルの形成方法としては、まずNウェルおよびPウェルを形成するためのイオン注入を行った後、ウェルと基板のドライブ・イン工程を同時に行ってもよい、また、ポケットPウェルを形成する場合は、Nウェルドライブ・イン工程後、第2絶縁膜を除去しPウェル形成のためのイオン注入を行うことによりポケットPウェルを作ることもできる。
【0035】
次いで、図3Dに示すように、第1不純物層100および第2不純物層101を形成する工程を行う。この工程は、各ウェルの上部にある第2絶縁膜20および第3絶縁膜24を除去する第1工程、および、前記第1工程で得られた結果物の全面に不純物をドープする第2工程の順に行われる。
図3Dに示すように、第1不純物層100は第2不純物層101に比べて浅く形成される。これは、同一のエネルギーで注入される不純物が、第3領域ではパッド酸化膜12および第1絶縁膜14によってそのエネルギーが減少するので、その結果として第1不純物層100が浅い位置に形成されるためである。
【0036】
前記第2工程において、前記不純物は400keV〜800keV程度のエネルギーでイオン注入され、第1不純物層100は空乏領域の形成される深さ、例えば半導体基板の表面から約0.8μm〜1.5μm程度の深さに形成される。
この際、第1不純物層100および第2不純物層101を形成するために注入される不純物の濃度は、スレショルド電圧の調節のためのイオン注入ドーズより低く基板の不純物濃度より高い濃度となるのが適当である。本発明の第1実施例では1.0〜5.0×1011イオン/cm2 のドーズである。
【0037】
次に、図3Eに示すように、スレショルド電圧の調節のための第3不純物層102を形成する工程を行う。この工程は、半導体基板10上に残っているパッド酸化膜12および第1絶縁膜14を除去する第1工程、各ウェルを分離するためのフィールド酸化膜26を形成する第2工程、前記第2工程で得られた結果物の全面にスレショルド電圧の調節のために不純物をドープして第3不純物層102を形成する第3工程、および、各ウェルおよび基板の表面にゲート酸化膜28を形成する第4工程の順に行われる。
【0038】
この際、前記不純物はホウ素(B)イオンであって、約50keVのエネルギーで、約1.7×1012イオン/cm2 程度のドーズで注入される。ゲート酸化膜28は約120Å程度の厚さに形成される。ゲート酸化膜28はトランジスタの用途に応じて厚さを異にすることもできる。
そして、図3Fに示すように、ゲート電極30を形成する工程を行う。この工程は、一般的なゲート電極形成方法に従って行われる。
【0039】
本発明の第1実施例によると、第1不純物層100と第2不純物層101とを相異なる深さに形成した。第3領域ではトランジスタのソースおよびドレインの空乏領域に第1不純物層100を形成し、Nウェル18およびPウェル22ではトランジスタのソースおよびドレインの空乏領域の下部に第2不純物層101を形成した。
【0040】
したがって、第3領域に形成されるトランジスタは高いパンチ・スルー電圧が得られ、Nウェル18およびPウェル22に形成されるトランジスタは前記高濃度の不純物層のバルク濃度に影響されない動作電圧が得られるので別のマスクを使用することなく選択的に高いパンチ・スルー電圧が得られる。
また、スレショルド電圧の調節のための第3不純物層102を形成して各トランジスタのスレショルド電圧を容易に調節できるようにした。
【0041】
図4〜図7において、図3A〜3Fの参照符号と同様の符号は同様の部分を示す。
【0042】
第1実施例においては第2絶縁膜20および第3絶縁膜24除去した後に不純物をドープして第1不純物層100および第2不純物層101を形成した。
【0043】
図4A〜図4Fは、本発明の第3実施例によるCMOSの製造方法を説明するための断面図である。この第3実施例は、Nウェル18および第3領域に形成されるトランジスタのパンチ・スルー電圧のみを選択的に高めるためのものである。
第3実施例においては、図4Aに示すように、まず半導体基板10上にパッド酸化膜12および第1絶縁膜14を順に形成する工程、および、Pウェルの形成される第2領域に不純物をドープする工程が行われる。次いで、図4Bに示すように、不純物のドープされた第2領域に第3絶縁膜24を形成すると同時にPウェル22を形成する工程、および、Nウェル18の形成される第1領域に不純物をドープする工程が行われる。次に、図4Cに示すように、ドライブ・イン工程を行ってNウェル18を完成する工程が行われ、図4Dに示すように、Nウェル18を完成する工程で得られた結果物の全面に第1不純物層100および第2不純物層101の形成のために不純物をドープする工程が行われる。さらに、図4Eおよび図4Fに示すように、図3Eおよび図3Fと同様の工程が行われる。
【0044】
前記第3実施例によると、Pウェル22の上部に形成された第3絶縁膜24を除去した後に不純物をドープする。したがって、Nウェル18および第3領域に形成されるトランジスタにのみ第1不純物層100を形成することにより、Nウェル18および第3領域に形成されるトランジスタのパンチ・スルー電圧を高めることができる。
【0045】
図5A〜図5Cは、本発明の第4実施例によるCMOSの製造方法を説明するための断面図である。前記第3実施例ではPウェル22の上部に形成されている第3絶縁膜24のみを除去した。第3実施例とは異なりこの第4実施例では、図5Aに示すように第3領域およびNウェル18の上部に形成されている第1絶縁膜14を除去した。
【0046】
これにより、Pウェル22上に形成されるトランジスタのパンチ・スルー電圧を高めることができる。
図6A〜図6Dは、本発明の第5実施例によるCMOSの製造方法を説明するための断面図である。前記第3実施例とは異なり、この第5実施例は、Pウェル22および第3領域に形成されるトランジスタのパンチ・スルー電圧を高めるためのものである。
【0047】
第5実施例では、まずNウェル18を形成した後にPウェル22を形成する。この際、Nウェル18の上部には第2絶縁膜20が形成されているが、Pウェル22の上部には絶縁膜が形成されていない。
図7A〜図7Cは、本発明の第6実施例によるCMOSの製造方法を説明するための断面図である。前記第4実施例とは異なり、この第6実施例は、Nウェル18上に形成されるトランジスタのパンチ・スルー電圧を高めるためのものである。
【0048】
なお、本発明は前記第1〜第6実施例に限定されるものではなく、本発明の思想を逸脱しない範囲内において種々の改変をなし得ることは勿論である。
【0049】
【効果】
以上で説明したように、本発明によるCMOSの製造方法によると、ウェルおよび/または基板上に形成されるトランジスタのパンチ・スルー電圧を別途マスク工程を行うことなく選択的に高めることができるので、各トランジスタに相異なる特性が要求される場合にもこれらの個々の特性を満足させることができる。
【図面の簡単な説明】
【図1】 従来の技術により製造されたCMOSを示す断面図である。
【図2】 A、C〜Fは、それぞれ本発明の第1実施例〜第6実施例により製造されたCMOSを示す断面図である。
【図3】 A〜Fは、本発明の第1実施例によるCMOSの製造方法を示す断面図である。
【図4】 A〜Fは、本発明の第3実施例によるCMOSの製造方法を示す断面図である。
【図5】 A〜Cは、本発明の第4実施例によるCMOSの製造方法を示す断面図である。
【図6】 A〜Dは、本発明の第5実施例によるCMOSの製造方法を示す断面図である。
【図7】 A〜Cは、本発明の第6実施例によるCMOSの製造方法を示す断面図である。
【符号の説明】
1 第1窓
2 第2窓
10 半導体基板
12 パッド酸化膜
14 第1絶縁膜
18 Nウェル(第1ウェル)
20 第2絶縁膜
22 Pウェル(第2ウェル)
24 第3絶縁膜
26 フィールド酸化膜
28 ゲート酸化膜
30 ゲート電極
100 第1不純物層
101 第2不純物層
102 第3不純物層
Claims (14)
- 半導体基板上に第1絶縁膜を形成する第1工程と、
第1ウェルの形成される第1領域から前記第1絶縁膜を除去する第2工程と、
前記第1領域の表面に所定の不純物をドープして、前記第1ウェルを形成する第3工程と、
前記第1領域上に第2絶縁膜を形成した後、前記第1絶縁膜および前記第2絶縁膜のうちのいずれか1つを除去する第4工程と、
前記第4工程で得られた結果物の全面に所定の不純物をドープすることにより、前記第4工程により前記第1絶縁膜および前記第2絶縁膜のうちのいずれか1つが除去されていない領域に第1不純物層を形成し、同時に前記第1絶縁膜および前記第2絶縁膜のうちのいずれか1つが除去された領域に第2不純物層を形成する第5工程と、を含み、
前記第1不純物層は、当該領域に形成されるトランジスタのソースおよびドレインとバルク領域との界面に存在する空乏領域近傍に形成され、前記バルク領域と同じ導電型を有し、
前記第2不純物層は、当該領域に形成されるトランジスタのソースおよびドレインとバルク領域との界面に存在する空乏領域よりさらに深い位置に形成されることを特徴とする半導体素子の製造方法。 - 前記第2絶縁膜は、前記半導体基板の表面の熱酸化によって形成され、
前記熱酸化により、前記第1領域の表面にドープされた不純物がドライブインされることを特徴とする請求項1に記載の半導体素子の製造方法。 - 第1ウェルの形成される第1領域およびウェルの形成されない第3領域を含む半導体基板上に、前記第1領域の表面を露出させる積層された第1絶縁膜パターンおよび第1イオン注入マスク膜パターンを形成する第1工程と、
前記積層された第1絶縁膜パターンおよび第1イオン注入マスク膜パターンをイオン注入マスクとして使用し、前記第1領域の表面に所定の不純物をドープして前記第1ウェルを形成する第2工程と、
前記第1イオン注入マスク膜パターンを除去する第3工程と、
前記第1絶縁膜パターンをイオン注入マスクとして使用し、前記第3工程で得られた結果物の全面に所定の不純物をドープすることにより、前記第3領域に第1不純物層を形成し、同時に前記第1領域に第2不純物層を形成する第4工程と、を含み、
前記第1不純物層は、前記第3領域に形成されるトランジスタのソースおよびドレインとバルク領域との界面に存在する空乏領域近傍に形成され、前記バルク領域と同じ導電型を有し、
前記第2不純物層は、前記第1領域に形成されるトランジスタのソースおよびドレインとバルク領域との界面に存在する空乏領域よりさらに深い位置に形成されることを特徴とする半導体素子の製造方法。 - 前記第3工程以後、
前記第1領域上に第2絶縁膜を形成した後、前記半導体基板上に、前記第1ウェルと異なる導電型を有する第2ウェルの形成される第2領域の表面を露出させるための第2イオン注入マスク膜パターンを形成すると共に、前記第2領域上の前記第1絶縁膜パターンを除去する第5工程と、
前記第2絶縁膜、前記第2領域を除く領域に残存する第1絶縁膜パターンおよび前記第2イオン注入マスク膜パターンをイオン注入マスクとして使用し、前記第2領域の表面に所定の不純物をドープして前記第2ウェルを形成する第6工程と、
前記第2イオン注入マスク膜パターンを除去する第7工程と、を更に含み、
前記第4工程では、前記第7工程で得られた結果物の全面に所定の不純物をドープすることにより、前記第1不純物層を形成し、同時に前記第2領域に第2不純物層を形成し、
前記第2不純物層は、前記第2領域に形成されるトランジスタのソースおよびドレインとバルク領域との界面に存在する空乏領域よりさらに深い位置に形成されることを特徴とする請求項3に記載の半導体素子の製造方法。 - 前記第1イオン注入マスク膜パターンは、フォトレジストであることを特徴とする請求項3に記載の半導体素子の製造方法。
- 請求項1に記載の前記第5工程または請求項3に記載の前記第4工程で得られた結果物の全面に前記第1不純物層より浅い深さに不純物を再ドープして第3不純物層を形成する工程を追加することを特徴とする請求項1または請求項3に記載の半導体素子の製造方法。
- 前記第1不純物層および前記第2不純物層の濃度は、前記第3不純物層の濃度より低く、前記基板および前記第1ウェルの濃度よりは高いことを特徴とする請求項6に記載の半導体素子の製造方法。
- 前記第1絶縁膜または前記第1絶縁膜パターンは1000Å〜2000Åの厚さに形成され、前記第2絶縁膜は4000Å〜6000Åの厚さに形成されることを特徴とする請求項1または請求項4に記載の半導体素子の製造方法。
- 請求項1に記載の前記第5工程または請求項3に記載の前記第4工程において、前記不純物は400keV〜800keVのエネルギーでドープされることを特徴とする請求項1または請求項3に記載の半導体素子の製造方法。
- 前記第3工程以後、
前記第4工程の代わりに、前記第1領域上に第2絶縁膜を形成した後、第2ウェルの形成される第2領域から前記第1絶縁膜を除去する工程と、前記第2領域の表面に所定の不純物をドープして前記第1ウェルと異なる導電型を有する前記第2ウェルを形成する工程と、前記第2領域上に第3絶縁膜を形成する工程と、前記第1、第2および第3絶縁膜のうちのいずれか2つか、前記第2および第3絶縁膜のうちのいずれかを除去する工程と、を追加し、
前記第5工程では、前記第4工程に代わる工程で得られた結果物の全面に所定の不純物をドープすることにより、前記第1、第2または第3絶縁膜が除去されていない領域に第1不純物層を形成し、同時に前記第1、第2および第3絶縁膜のうちのいずれか2つか、前記第2および第3絶縁膜のうちのいずれかが除去された領域に第2不純物層を形成することを特徴とする請求項1に記載の半導体素子の製造方法。 - 前記第1ウェルはN型不純物のドープされているウェルであり、前記第2ウェルはP型不純物のドープされているウェルであることを特徴とする請求項7または請求項3に記載の半導体素子の製造方法。
- 前記第2ウェルは前記第1ウェル内に形成されることを特徴とする請求項11に記載の半導体素子の製造方法。
- 前記第3工程以後、第2ウェルの形成される第2領域に不純物をドープして前記第2ウェルを形成する工程を追加することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第2ウェルは前記第1ウェル内に形成されることを特徴とする請求項13に記載の半導体素子の製造方法。
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