KR940009357B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제1도는 이 발명에 따른 반도체 장치의 단면도.
제2a~i도는 이 발명에 따른 반도체 장치의 제조공정도이다.
이 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 고전압 바이씨모스 소자와 저전압 바이씨모스 소자를 동일한 칩내에 형성한 반도체 장치 및 그 제조방법에 관한 것이다.
최근, 가전제품등의 전자제품들은 고속동작 및 경박단소(輕薄短小)화 되는 추세에 있으므로 서로 다른 기능 또는 구동전압을 가지는 반도체 소자들을 동일한 칩상에 형성하여 다양한 기능을 가지는 반도체 장치들의 개발에 경주하고 있다.
일반적으로, 바이폴라 트랜지스터(Bipolar Transistor)와 씨모스 트랜지스터(CMOS Transistor)가 동일한 칩내에 형성된 반도체 장치를 바이씨모스(BiCMOS)라 한다.
종래의 VLSI(Very Large Scale Intergrated Circuit)급 바이씨모스는 1986년 2월에 발행된 ISSCC Degest of Technical Papers Page 212 및 1988년 5월에 발행된 CICC Tech. Dig. Page 68에 개시된 바와같이 저전압으로 구동되어 고성능 메모리나 고성능 로직을 갖도록 개발되었기 때문에 고집적도 및 고속로직의 용도에 적합하였다.
또한, 출력 및 노이즈마진(Noise margin)을 크게 하기 위하여 고전압으로 구동되어 대전력화 및 노이즈에 강한 바이씨모스도 개발되고 있다. 그러나, 상기와 같은 고전압 바이씨모스와 저전압 바이씨모스등을 이용한 가정용등의 전자제품들은 다수개의 반도체 장치를 장착하여야 하므로 고속동작 및 경박단소화를 이루기 어려운 문제점이 있었다
따라서, 이 발명의 목적은 고전압 바이씨모스와 저전압 바이씨모스를 동일 칩상에 형성하며 장착되는 전자제품의 고속동작 및 경박단소화를 이루게 할 수 있는 반도체 장치를 제공함에 있다.
또한, 이 발명의 다른 목적은 상기와 같은 반도체 장치의 제조방법을 제공함에 있다.
상기의 목적을 달성하기 위하여 이 발명은, 반도체 장치에 있어서, 제1도전형 반도체 기판의 일측에 저농도로 형성된 제2도전형의 제7 및 제9영역들과, 상기 제7 및 제9영역들의 사이에 저농도로 형성된 제1도전형의 제8영역과, 상기 제7 및 제8 및 제9영역들의 하부와 접촉되며 이 영역들과 동일한 도전형을 갖는 저농도의 제1 및 제2 및 제3영역들과, 상기 제7 및 제8영역들의 소정부분에 이 영역들과, 반도체 도전형의 고농도 영역과 이 고농도 영역을 둘러싸는 저농도 영역으로 형성된 소오스 및 드레인 영역들과, 상기 소오스 및 드레인 영역사이의 표면에 두꺼운 제1게이트 산화막들을 개재시켜 형성된 제1다결정 실리콘층과, 상기 소오스 및 드레인 영역과 제1다결정 실리콘층과 전기적으로 접촉되는 소오스 및 드레인 전극과 게이트 전극과, 상기 제7 및 제8영역에 기판전압을 인가하기 위한 접촉전극들과, 상기 제9영역의 소정부분 표면에 저농도로 형성된 제1도전형의 베이스 영역과, 상기 베이스 영역내에 고농도로 형성된 제2도전형의 에미터 영역과, 상기 베이스 영역과 필드산화막에 의해 이격되며, 상기 제3영역에 걸쳐 고농도로 형성된 제2도전형의 콜렉터 영역과, 상기 에미터 및 콜렉터 및 베이스 영역과 전기적으로 접촉되는 에미터 전극 및 콜렉터 전극과 베이스 전극을 구비하는 고전압 바이씨모스소자 ; 상기 제1도전형 반도체 기판의 타측에 저농도로 형성된 제2도전형의 제10 및 제12영역들과, 상기 제10 및 제12영역들의 사이에 저농도로 형성된 제1도전형의 제11영역과, 상기 제10 및 제11 및 제12영역들의 하부와 접촉되며 이 영역들과 동일한 도전형을 가지는 고농도의 제4 및 제5 및 제6영역들과, 상기 제10 및 제11영역들의 소정부분에 형성된 소오스 및 드레인 영역들과, 상기 소오스 및 드레인 영역들 사이의 표면에 제2게이트산화막을 개재시켜 형성된 제2다결정 실리콘층과, 상기 소오스 및 드레인 영역과 제2다결정 실리콘층과 전기적으로 접촉되는 소오스 및 드레인 전극과 게이트 전극과, 상기 제10 및 제11영역에 기판전압을 인가하기 위한 접촉전극들과, 상기 제12영역의 소정부분 표면에 저농도로 형성된 제1도전형의 베이스 영역과, 상기 베이스 영역내에 고농도로 형성된 제2도전형의 에미터 영역과, 상기 베이스 영역과 필드산화막에 의해 이격되며 상기 제6영역과 연결되어 고농도로 형성된 제2도전형의 콜렉터영역과, 상기 에미터 및 콜렉터 및 베이스 영역과 전기적으로 접촉되는 에미터 및 콜렉터 및 베이스 전극들을 구비하는 저전압 바이씨모스소자로 이루어짐을 특징으로 한다.
상기의 다른 목적을 달성하기 위하여 이 발명은, 반도체 장치의 제조방법에 있어서, 제1도전형 반도체 기판의 일측 소정부분에 저농도의 제2도전형 제1 및 제3영역들을 형성하기 위한 이온주입 영역들을 형성하는 제1공정과, 상기 제1도전형 반도체 기판의 타측 소정부분에 고농도의 제2도전형 제4 및 제6영역과 이 영역들 사이에 고농도의 제1도전형 제5영역을 형성하기 위한 이온주입 영역들을 형성하는 제2공정과, 상기 이온주입 영역들의 불순물을 활성화 시켜 제1~제6영역들을 형성하는 제3공정과, 상술한 구조의 전표면에 에피택셜층을 형성하는 제4공정과, 상기 제1 및 제3영역상부의 에피택셜층에 저농도의 제2도전형 이온주입 영역들을 형성하는 제5공정과, 상기 제4 및 제6영역상부의 에피택셜층에 저농도의 제2도전형 이온주입 영역들을 형성하는 제6공정과, 상기 제3 및 제5영역상부의 에피택셜층에 저농도의 제1도전형 이온주입 영역들을 형성하는 제7공정과, 상기 이온주입 영역들을 활성화시켜 제1~제6영역들의 상부에 제7~제12영역들을 형성하는 제8공정과, 상기 제9 및 제12영역이 소정부분에 바이폴라 트랜지스터들의 콜렉터영역을 형성하기 위한 제2도전형의 불순물을 고농도로 주입하는 제9공정과, 상기 제7 및 제8영역의 소정부분에 고전압 모스트랜지스터등의 저농도 소오스 및 드레인 영역을 형성하기 위하여 제1 및 제2도전형의 불순물을 저농도로 주입하는 제10공정과, 상기 제7 및 제8영역에 두꺼운 제1산화막과 제1다결정 실리콘층을 형성하는 제11공정과, 상기 제10 및 제11영역에 제2산화막 및 제2다결정 실리콘층을 형성하는 제12공정과, 고전압 및 저전압의 제1 및 제2도전형 모스트랜지스터들의 소오스 및 드레인 영역을 형성하기 위한 이온주입과 고전압 및 저전압의 바이폴라 트랜지스터들의 에미터 및 베이스 영역을 형성하기 위한 이온주입 영역을 형성하는 제13공정과, 상기 이온주입 영역들을 활성화시키고 전극들을 형성하는 제14공정으로 이루어짐을 트징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명을 설명한다.
제1도는 이 발명의 일실시예에 따른 반도체 장치의 단면도로써 저전압 바이씨모스와 고전압 바이씨모스가 동일한 칩상에 형성된 것을 나타내고 있다.
먼저, P형의 반도체 기판(1)의 저전압 소자영역(LV)과 고전압 소자영역(HV)으로 구분되어 이 저전압 소자영역(LV)에는 저전압 바이씨모스가 고전압 소자영역(HV)에는 고전압 바이씨모스가 형성되어 있다. 상기 저전압 소자영역(LV)에는 불순물이 저농도로 도핑된 제10, 제11 및 제12영역들(50)(51)(52)이 1.5~2.5μ 정도의 두께로 형성되어 있다. 상기 제10 및 제11영역들(50)(51)은 N형 및 P형 웰 영역으로 저전압 P 및 N모스트랜지스터가 형성되어 있으며, 상기 제12영역(52)은 N형 웰 영역으로 저전압 NPN바이폴라 트랜지스터가 형성되어 있다. 상기 제10영역(50)의 표면에 P모스트랜지스터의 소오스 및 드레인 영역(86)들이 형성되어 있고, 이 소오스 및 드레인 영역(86)의 표면에는 소오스 및 드레인 전극들(116)(117)이 형성되어 있다.
상기 소오스 및 드레인 전극들(116)(117) 사이의 표면에는 제2게이트산화막(63)을 개재시켜 제2다결정 실리콘층(65)이 형성되어 있고, 이 제2다결정 실리콘층(65)의 상부에는 게이트 전극(115)이 형성되어 있다. 또한, 상기 제10영역(50)의 상부에 이 영역의 기판전압을 인가하기 위한 접촉전극(118)이 필드산화막(54)에 의해 상술한 P모스트랜지스터와 이격되어 있다. 그리고, 상기 제11영역(51)에는 N모스트랜지스터가 형성되며, 이 N모스트랜지스터와 필드산화막(54)으로 이격되어 접촉전극(114)이 형성되어 있다.
또한, 상기 P모스트랜지스터와 N모스트랜지스터는 필드산화막(54)에 의해 이격되어 있다. 그리고 상기 제12영역(52)의 일측표면에는 NPN바이폴라 트랜지스터의 베이스 영역(90)이 형성되어 있고, 이 베이스 영역(90)의 내부에는 에미터 영역(88)이 형성되어 있다. 또한, 상기 제12영역(52)의 타측표면에는 상기 베이스 영역(90)과 필드산화막(54)에 의해 이격되는 콜렉터영역(69)이 형성되어 있다.
그리고 상기 제10, 제11 및 제12영역들(50)(51)(52)의 하부에는 이 영역들(50)(51)(52)과 동일한 도전형이 고농도로 도핑된 제4, 제5 및 제6영역들(24), (25), (26)이 형성되어 있다. 상기 제4 및 제5영역들(24)(25)은 상기 P 및 N모스트랜지서터들의 래치업(Latch-up)을 방지하기 위한 것이고, 제6영역(52)은 NPN바이폴라 트랜지스터의 매몰층(Buried Layer)으로 이용된다.
또한, 상기 제5영역(25)은 상기 제4영역(24)와 제6영역(26)을 전기적으로 분리하므로 집적도를 향상시킬 수 있다.
상기 반도체 기판(1)의 고전압 소자영역(HV)에는 저농도로 도핑된 제7 및 제8 및 제9영역들(47)(48)(49)이 1.5~2.5㎛ 정도의 두께로 형성되어 있다. 또한, 상기 제7, 제8 및 제9영역들(47)(48)(49)의 하부에는 이 영역들(47)(48)(49)과 동일한 도전형의 저농도로 도핑된 제1, 제2 및 제3영역들(8)(9)(10)이 3.5~5㎛ 정도로 두껍게 형성되어 있다. 상기 제1 및 제7영역들(8)(47)은 N형 웰 영역으로 P모스트랜지스터가 형성되어 있으며, 저농도로 도핑되어 있으므로 브레이크 다운 전압(Breakdown Voltage)이 높아지게 된다.
상기 제7영역(47)의 표면에 P모스트랜지스터의 소오스 및 드레인 영역(95)들이 형성되어 있다. 상기 소오스 및 드레인 영역(95)들은 고전압 인가시 파괴되지 않도록 P형의 불순물이 고농도로 도핑되어 있는 제1고농도 영역(85)들이 P형의 불순물이 저농도로 도핑되어 있는 제1저농도 영역(73)에 의해 에워 싸인 구조로 형성되어 있으며, 이 소오스 및 드레인 영역(95)들 사이의 상부에는 제1게이트 산화막(59)을 개재시켜 제1다결정 실리콘층(61)이 형성되어 있다. 상기 제1게이트 산화막(59)은 고전압 인가시 파괴되지 않도록 500~1500Å 정도로 두껍게 형성되어 있다. 상기 제1고농도 영역(85)의 표면에는 소오스 및 드레인 전극들(105)(106)이 형성되어 있고, 제1다결정 실리콘층(61)의 표면에는 게이트 전극(104)이 형성되어 있다. 또한, 상기 제7영역(47)에 기판전압을 인가하기 위한 접촉전극(107)이 필드산화막(54)에 의해 상술한 P모스트랜지스터와 이격되어 있다.
상술한 P모스트랜지스터는 상기 제1게이트 전극(59)에 고전압을 인가하여도 상기 제1영역(8)까지 축퇴(Depletion)되므로 파괴되는 것을 방지할 수 있다. 또한, 상기 제2 및 제8영역들(9)(48)은 N모스트랜지스터가 형성되는 영역이며, 상기 N모스트랜지스터는 필드산화막(54)에 의해 P모스트랜지스터와 이격된다. 상기 제3 및 제9영역들 (10)(49)은 고전압용 NPN바이폴라 트랜지스터가 형성되어 있다. 상기 고전압용 NPN바이폴라 트랜지스터는 매몰층 대신 제3영역(10)을 가지며 콜렉터영역(67)이 이 제3영역(10)에 걸쳐 형성되는 것을 제외하고는 상기 저전압용 NPN바이폴라 트랜지스터와 동일한 구조를 갖는다. 상기 고전압용 NPN바이폴라 트랜지스터는 고전압 인가시 제3영역(10)까지 축퇴될 수 있으므로 파괴되는 것이 방지된다.
제2a~i도는 제1도의 제조공정도이다.
제2a도를 참조하면, 결정면이 {100}이고 비저항이 2~20Ωcm 정도인 P형의 반도체 기판(1)의 전표면에 4000Å 정도의 두꺼운 제1패드산화막(3)과 제1감광막(5)을 형성한다. 그 다음, 통상의 사진 공정에 의해 고전압 소자영역의 반도체 기판(1)을 소정부분 노출시키고 전면에 인(Phosphorus) 등의 N형 불순물을 180Kev 정도의 에너지와 1×1013~1×1014/㎠ 정도로의 도우즈(dose)로 주입하여 제1이온주입 영역들(6)(7)을 형성한다.
제2b도를 참조하면, 상기 제1감광막(5) 및 제1패드산화막(3)을 제거한 후, 상기 제1이온주입 영역(6)(7)의 불순물을 활성화시켜 저농도 N형이며 P모스트랜지스터와 NPN바이폴라 트랜지스터가 형성될 제1 및 제3영역들(8)(10)을 3.5~5㎛ 정도로 형성한다. 이때, 상기 제1 및 제3영역들(8)(10)사이에 있는 반도체 기판(1)은 N모스트랜지스터가 형성될 제2영역(9)이 된다. 그다음, 상기 반도체 기판(1)의 전표면에 200~500Å 정도의 제2패드산화막(11), 1000~1500Å 정도의 제1질화막(13) 및 제2감광막(15)을 순차적으로 형성한후, 통상의 사진공정에 의해 저전압 소자영역상의 제2패드산화막(11)을 소정부분 노출시킨다. 계속해서, 상술한 전표면에 비소(Arsenic)등의 N형 불순물을 100Kev 정도의 에너지와 1×1015~1×1016/㎠ 정도의 도우즈로 주입하여 제2이온주입 영영들(16)(17)을 형성한다.
제2c도를 참조하면, 상기 제2감광막(15)을 제거한후, 상기 제1질화막(13)을 마스크로 하여 상기 제2패드산화막(11)의 노출된 부분을 열산화시켜 두꺼운 제3패드산화막(19)을 성장시킨다. 그 다음, 상기 제1질화막(13)을 제거한후, 고전압 소자영역의 상부에 제3감광막(21)을 형성한다. 계속해서, 전술한 구조의 전표면에 붕소(Boron)등의 P형 불순물을 80Kev 정도의 에너지와 1×106~1×1014/㎠ 정도의 도우즈로 주입하여 제3이온주입 영역(23)을 형성한다.
제2d도를 참조하면, 상기 제3감광막(21)을 제거한후, 상기 제2 및 제3이온주입 영역들(16)(17)(23)의 불순물을 활성화시켜 고농도 N형의 제4 및 제6영역들(24)(26)과 고농도 P형의 제5영역(25)을 형성한다. 그 다음, 상기 제2 및 제3패드산화막들(11)(19)을 제거한후, 전표면에 1.5~2.5㎛ 정도 두께의 에피택셜층(Epitaxial layer ; 27)을 형성한다.
계속해서, 상기 에피택셜층(27)의 상부에 제4패드산화막(29), 제2질화막(31) 및 제4감광막(33)을 순차적으로 형성한 후, 통상의 사진공정에 의해 상기 제1 및 제3영역들(8)(10) 상부의 제4패드산화막(29)을 노출시킨다. 그 다음, 전표면에 인(p)등을 180Kev 정도의 에너지와 5×1011~5×1012/㎠ 정도의 도우즈로 주입하여 제4이온주입 영역들(35)(36)을 형성한다.
제2e도를 참조하면, 상기 제4감광막(33)을 제거한후, 재차 전표면에 제5감광막(37)을 형성한다. 그 다음, 통상의 사진공정에 의해 상기 제4 및 제6영역들(24)(26) 상부의 제4패드산화막(29)을 노출시킨후, 전면에 인(P)등의 불순물을 180Kev 정도의 에너지의 1×1012~1×1013/㎠ 정도의 에너지로 주입하여 제5이온주입 영역들(39)(40)을 형성한다.
제2f도를 참조하면, 상기 제5감광막(37)을 제거한후, 제4패드산화막(29)의 노출된 부분을 열산화하여 두꺼운 제5패드산화막(41)을 형성한다. 그 다음, 상기 제2질화막(31)을 제거하고 전표면을 붕소(Boron)등의 불순물을 60Kev 정도의 에너지와 5×1011~5×1012/㎠ 정도의 도우즈로 주입하여 제2 및 제5영역들(9)(25)의 상부에 제6 및 제7이온주입 영역들(43)(44)을 형성한다. 계속해서, 상기 제6이온주입 영역(43)의 상부에 통상의 방법에 의해 제6감광막(45)을 형성한후, 상기 제7이온주입 영역(44)에 재차 붕소등의 불순물을 60Kev 정도의 에너지와 5×1011~5×1012/㎠ 정도의 도우즈로 주입하여 불순물의 농도를 높힌다.
제2g도를 참조하면, 상기 제6감광막(45)을 제거한후 제4~제7이온주입 영역들(35)(36)(39)(40)(43)(44)의 불순물을 활성화시켜 제7~제12영역들(47)(48)(49)(50)(51)(52)을 형성한다. 그 다음, 통상의 LOCOS (Local Oxidation of Silicon) 공정에 의해 필드산화막(54)들을 형성한 후 통상의 이온주입 방법에 의해 상기 제9 및 제12영역들(49)(52)의 소정부분에 인(P)등을 40Kev 정도의 에너지와 1×1015~1×1016/㎠ 정도의 도우즈로 주입하여 고전압 및 저전압 NPN바이폴라 트랜지스터의 콜렉터영역을 형성하기 위한 제8 및 제9이온주입 영역들(55)(56)을 형성한다.
그 다음, 상기의 방법과 동일한 방법에 의해 제10 및 제11영역들(47)(48)의 소정부분에 제10 및 제11이온주입 영역들(57)(58)을 형성한다. 상기 제10 및 제11이온주입 영역들(57)(58)은 두번의 이온주입 공정에 의해 형성되는 것으로 붕소와 인(P)을 각각 60Kev 정도의 에너지와 1×1012~1×1013/㎠ 정도의 도우즈로 주입한다.
제2h도를 참조하면, 상기 제10이온주입 영역(57)들 및 제11이온주입 영역들(58) 사이의 표면상에 통상의 방법에 의해 500~1500Å 정도로 두께의 제1게이트 산화막(59)과 제1다결정 실리콘층(61)들을 형성한다. 그 다음, 상기 제10 및 제11영역들(50)(51)의 소정부분상에 200~500Å 정도 두께의 제2게이트 산화막(63)과 제2다결정 실리콘층(65)들을 형성한다. 그 다음, 상기 제8 및 제11영역(58)(51)의 소정부분에 인(P)등의 불순물을 60Kev 정도의 에너지와 1×1015~5×1015/㎠정도의 도우즈로 주입하여 제12 및 제13이온주입 영역들(75)(76)을 형성한다.
계속해서, 상기 제7 및 제10영역(47)(5)의 소정부분에 붕소등의 불순물을 60Kev 정도의 에너지와 1×1015~5×1015/㎠ 정도의 도우즈로 주입하여 제14 및 제15이온주입 영역들(77)(88)을 형성한다. 이때, 상기 제9 및 제12영역들(49)(52)의 소정부분에 고전압 및 저전압 NPN바이폴라 트랜지스터의 에미터 영역들을 형성하기 위한 제16 및 제17이온주입 영역들(79)(80)이 형성된다.
그 다음, 상기 제9 및 제12영역들(49)(52)의 소정부분에 고전압 및 저전압 NPN바이폴라 트랜지스터의 베이스 영역들을 형성하기 위한 제18 및 제19이온주입 영역들(81)(82)을 상기 제16 및 제17이온주입 영역들(79)(80)과 소정부분이 겹치도록 형성한다.
제2i도를 참조하면, 상기 제8~19이온주입 영역들(56)(57)(58)(59)(75)(76)(77)(78)(79)(80)(81)(82)의 불순물을 활성화시킨다. 따라서, 상기 제8 및 제9영역들(56)(57)은 고전압 및 저전압 NPN바이폴라 트랜지스터의 콜렉터 영역들(67)(69)이 되고, 제10 및 제11영역들(58)(59)은 고전압 P 및 N모스트랜지스터의 소오스 및 드레인 영역들을 형성하기 위한 제1 및 제2저농도 영역들(71)(73)이 된다. 그리고 제12 및 제14이온주입 영역들(75)(77)은 제1 및 제2고농도 영역들(83)(85)이 되어 상기 제1 및 제2저농도 영역들 (71)(73)과 고전압 P 및 N모스트랜지스터의 소오스 및 드레인 영역들(93)(95)이 된다.
또한, 제13 및 제15이온주입 영역들(76)(78)은 저전압 P 및 N모스트랜지스터의 소오스 및 드레인 영역들(84)(86)이 되어, 제16~제19이온주입 영역들(79)(80)(81)(82)은 고전압 및 저전압 NPN바이폴라 트랜지스터의 에미터 및 베이스 영역들(87)(88)(89)(90)이 된다.
그 다음, 전술한 구조의 전표면에 통상의 CVD방법에 의해 산화막(91)을 형성한후, 통상의 방법에 의해 전극들을 형성하기 위한 창(window)들을 형성한다. 계속해서, 상술한 구조의 전표면에 금속막을 형성한후, 통상의 포토리소그래피(Photolithography) 방법에 의해 전극들(100~121)을 형성한다.
상술한 바와같이 동일한 반도체 기판에 저전압 및 고전압 바이씨모스 트랜지스터를 형성하므로 고성능 메모리 및 고성능 및 로직을 가질 뿐 아니라 출력 및 노이즈 마진을 높일 수 있게 되어 다양한 기능과 구동전압을 갖게 된다.
따라서, 이 발명은 다양한 기능을 갖도록 저전압 및 고전압 바이씨모스를 동일 칩상에 형성하므로 전자제품의 경박단소화를 이룰 수 있으며, 또한, 신호 처리속도가 빨라지게 되므로 고속동작을 하는 잇점이 있다.

Claims (5)

  1. 반도체 장치에 있어서, 제1도전형 반도체 기판(1)의 일측에 저농도로 형성된 제2도전형의 제7 및 제9영역(47, 49)들과, 상기 제7 및 제9영역(47, 49)들의 사이에 저농도로 형성된 제1도전형의 제8영역(48)과, 상기 제7 및 제8 및 제9영역(47, 48, 49)들의 하부와 접촉되며 이 영역들과 동일한 도전형을 갖는 저농도의 제1 및 제2 및 제3영역(8, 9, 10)들과, 상기 제7 및 제8영역(47, 48)들의 소정부분에 이 영역들과 반대 도전형이며, 고농도 영역(73, 71)과 이 고농도 영역을 둘러싸는 저농도 영역(85, 83)으로 형성된 소오스 및 드레인 영역(95, 93)들과, 상기 소오스 및 드레인 영역(95, 93) 사이의 표면에 두꺼운 제1게이트 산화막(59)들을 개재시켜 형성된 제1다결정 실리콘층(61)과 전기적으로 접촉되는 소오스 및 드레인 전극(105, 106)과 게이트 전극(104)과, 상기 제7 및 제8영역(47, 48)에 기판전압을 인가하기 위한 접촉전극(107, 103)들과, 상기 제9영역(49)의 소정부분 표면에 저농도로 형성된 제1도전형의 베이스 영역(89)과 상기 베이스 영역(89)내에 고농도로 형성된 제2도전형의 에미터 영역(87)과, 상기 베이스 영역(89)과 필드산화막(54)에 의해 이격되며, 상기 제3영역(10)에 걸쳐 고농도로 형성된 제2도전형의 콜렉터 영역(67)과, 상기 에미터 및 콜렉터 및 베이스 영역(87, 67, 89)과 전기적으로 접촉되는 에미터 전극(108) 및 콜렉터 전극(110)과 베이스 전극(109)을 구비하는 고전압 바이씨모스소자 ; 상기 제1도전형 반도체 기판(1)의 타측에 저농도로 형성된 제2도전형의 제10 및 제12영역(50, 52)들과, 상기 제10 및 제12영역들의 사이에 저농도로 형성된 제1도전형의 제11영역(51)과, 상기 제10 및 제11 및 제12영역(50, 51, 52)들의 하부와 접촉되며, 이 영역들과 동일한 도전형을 가지는 고농도의 제4 및 제5 및 제6영역(24, 25, 26)들과, 상기 제10 및 제11영역(50, 51)들의 소정부분에 형성된 소오스 및 드레인 영역(86, 84)들과, 상기 소오스 및 드레인 영역들(86, 84) 사이의 표면에 제2게이트 산화막(63)들을 개재시켜 형성된 제2다결정 실리콘층(65)들과, 상기 소오스 및 드레인 영역(86, 84)과 제2다결정 실리콘층(65)과 전기적으로 접촉되는 소오스(116, 112) 및 드레인 전극(117, 113)과 게이트 전극(115, 111)과, 상기 제10 및 제11영역(50, 51)에 기판전압을 인가하기 위한 접촉전극(118, 114)들과, 상기 제12영역(52)의 소정부분 표면에 저농도로 형성된 제1도전형의 베이스 영역(90)과, 상기 베이스 영역(90)내에 고농도로 형성된 제2도전형의 에미터 영역(88)과, 상기 베이스 영역(90)과 필드산화막(54)에 의해 이격되며, 상기 제6영역(26)과 연결되어 고농도로 형성된 제2도전형의 콜렉터 영역(69)과, 상기 에미터 및 콜렉터 및 베이스 영역(88, 69, 90)과 전기적으로 접촉되는 에미터 및 콜렉터 및 베이스 전극(119, 121, 120)을 구비하는 저전압 바이씨모스소자로 이루어짐을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1게이트 산화막들(59)이 500~1500Å 정도로 형성됨을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 및 제3영역(8, 9, 10)을 제4, 제5 및 제6영역(24, 25, 26) 보다 두껍게 형성함을 특징으로 하는 반도체 장치.
  4. 반도체 장치의 제조방법에 있어서, 제1도전형 반도체 기판의 일측 소정부분에 저농도의 제2도전형 제1 및 제3영역들을 형성하기 위한 이온주입 영역들을 형성하는 제1공정과 ; 상기 제1도전형 반도체 기판의 타측 소정부분에 고농도의 제2도전형 제4 및 제6영역들과, 이 영역들 사이에 고농도의 제1도전형 제5영역을 형성하기 위한 이온주입 영역들을 형성하는 제2공정과 ; 상기 이온주입 영역들의 불순물을 활성화시켜 제1~제6영역들을 형성하는 제3공정과 ; 상술한 구조의 전표면에 에피택셜층을 형성하는 제4공정과 ; 상기 제1 및 제3영역상부의 에피택셜층에 저농도의 제2도전형 이온주입 영역들을 형성하는 제5공정과 ; 상기 제4 및 제6영역상부의 에피택셜층에 저농도의 제2도전형 이온주입 영역들을 형성하는 제6공정과 ; 상기 제3 및 제5영역상부에 에피택셜층에 저농도의 제1도전형 이온주입 영역들을 형성하는 제7공정과 ; 상기 이온주입들을 활성화시켜 제1~제6영역들의 상부에 제7~제12영역을 형성하는 제8공정과 ; 상기 제9 및 제12영역의 소정부분에 바이폴라 트랜지스터들의 콜렉터 영역을 형성하기 위한 제2도전형의 불순물을 주입하는 제9공정과 ; 상기 제7 및 제8영역의 소정부분에 고전압 모스트랜지스터들의 저농도 소오스 및 드레인 영역을 형성하기 위하여 제1 및 제2도전형의 불순물을 저농도로 주입하는 제10공정과 ; 상기 제7 및 제8영역에 두꺼운 제1산화막과 제1다결정 실리콘층을 형성하는 제11공정과, 상기 제10 및 제11영역에 제2산화막 및 제2다결정 실리콘층을 형성하는 제12공정과 ; 고전압 및 저전압 제1 및 제2도전형 모스트랜지스터들의 소오스 및 드레인 영역을 형성하기 위한 고전압 및 저전압의 바이폴라 트랜지스터들의 에미터 및 베이스 영역을 형성하기 위한 이온주입 영역을 형성하는 제13공정과 ; 상기 이온주입 영역들을 활성화시키고 전극들을 형성하는 제14공정으로 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 제1공정은, 제1도전형의 반도체 기판상에 두꺼운 패드산화막과 감광막을 형성하는 단계와, 상기 제1도전형의 반도체 기판의 소정부분을 노출시키는 단계와, 전표면에 제2도전형의 불순물을 이온주입하는 단계와, 상기 두꺼운 패드산화막과 감광막을 제거하는 단계로 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
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