JPH02139963A - Ｃｍｏｓデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、縦型ＰＮＰ　トランジスタ及び縦型ＰＮＰ
　ｌ−ランジスタを含むバイポーラ・ＣＭＯＳ半導体デ
バイスにおけるＣＭＯＳデバイスに関する。

〔従来の技術〕

従来、ＣＭＯＳデバイスのラフチアツブ現象に関する解
析やその対策については種々の提案がなされている。特
にｒｃＭＯ３−ＶＬＳ　Ｉにおける高ラフチアツブ耐圧
化について」　（青木隆宏他。

電子通信学会誌　Ｓ　Ｓ　Ｄ８２−３９）　　（文献１
）や、ｒｃＭＯ３−ＩＣのラッチアップ現象の解析」　
（京増朝雄他、電子通信学会論文誌　１９７８　　Ｖｏ
ｌ、Ｊ６１−ＣＰ、１０６　）　（文献２）などの論文
には詳細に報告がなされている。また最近、ＣＭＯＳデ
バイスのパラステックなバイポーラＭｏｄｅ　Ｄｅｖｉ
ｃｅの解析については、ｒＰａｒａｓｔｉｃ　ｔｒａｎ
ｓｉｓｔｏｒ　Ｅａｆｆｅｃｔｓｉｎ　ＣＭＯＳ−ＶＬ
ＳＩＪ　（Ｊｏｈｎ　Ｙ、　Ｃｈｅｎ　ａｎｄ　Ａｌａ
ｎ　Ｇ、　　Ｌｅｗｉｓ＋ＩＢＥＥ　Ｃ１ｒｃｕｉｔｓ
　ａｎｄ　Ｄｅｖｉｃｅｓ　Ｍａｇａｚｉｎｅ　１９８
８　ＭａｙＰ、８）に詳細に報告がなされている。

また特開昭５０−９８７９１号公報には、ＣＭＯＳデバ
イスにおいてｐ−キャリア吸収層によって等価回路を構
成する横型ＰＮＰ　トランジスタのｈｒ！を数桁減らす
手段が開示されており、また特開昭５９−６１１６４号
公報等にはソース・ドレインに高濃度拡散層を接触させ
ることによって寄生抵抗を減少させる手段が開示されて
いる。一方、ｎ０埋込層やＰ＋埋込層をもつＣＭＯＳデ
バイスは、従来からウェル下の高濃度化が可能なため、
エピタキシャルウェハーを使用するもの（ｒＬａｔｃｈ
ｕｐ　　ｅｌｉｍｉｎａｔｉｏｎ　　ｉｎ　　ｂｕｌｋ
　　ＣＭＯＳ−ＬＳＩ　　　ｃｉｒｃｕｉｔｓ」Ｊ、　
Ｂ、　５ｃｈｒｏｅｄｅｒ　ｅｔ　ａｌ、　ＩＥＥ［！
　Ｎ５−２７　（１９８Ｇ）　　Ｐ。

１７３５　　参照）より上回る効果が得られるとされて
いた。

バイポーラ・ＣＭＯＳ半導体デバイスにおけるラフチア
ツブ対策に関しては、特開昭６０−１２０５５２号、特
開昭５９−１２４１５７号、特開昭６０−６６８５２号
等において種々の提案がなされている。しかしながらこ
れらの提案はいずれも、バイポーラ・ＣＭＯＳ半導体デ
バイスのＣＭＯＳ部として必然的に形成される構造であ
り、特にラフチアツブ耐性強化用にデバイスを構成した
ものではない。

すなわち、例えば前記特開昭６０−１２０５５２号にお
いて開示されているものは、第８図に示すように、Ｐ−
ＭＯＳトランジスタ１０１ばｎ′″埋込層１０３上にｎ
ウェル層１０５を用いて構成し、Ｎ−ＭＯＳトランジス
タ１０２はｐ＋埋込層１０４上にｐウェル層１０６を用
いて構成しているものである。

なお第８図において、１０７は基板、１０Ｂはｎ′″ソ
ース・ドレイン層、１０９はｐ０ソース・ドレイン層、
１１０はＬＯＣＯ３酸化膜、１１１はポリシリコンゲー
トである。

この構成のものはｎ基板上にｐウェル層を用いて形成す
るＣＭＯＳデバイスよりは、かなり強いラッチアップ耐
性をもつものであるが、ラフチアツブフリーではない、
なぜならば、ＬＯＣＯ３酸化膜１１０と埋込層１０３．
１０４との間は、いずれも濃度１０”ｃｍ−’＋深さ１
．０〜２．０μｍの拡散層により間隔が形成されている
。濃度１０”Ｃ１１−”の拡散層におけるキャリアの拡
散量は、エレクトロンで７２４μｍ１ホールで１２３μ
ｍであるため、この横方向の隙間を通ってキャリアは他
方のＭＯＳトランジスタのウェル領域に達し、これによ
り寄生横型トランジスタの利得は数十以上になる。すな
わち、−４のＭＯＳトランジスタのウェル層と他方のＭ
ＯＳトランジスタのソース・ドレイン層とを大幅に離す
ようなレイアウトにしないと、ラッチアップ耐性を強く
できない。

またより改善された方法として、第９図に示すように、
Ｐ−ＭＯＳトランジスタ部に、表面からｎ０埋込層１０
３に達するｎ０拡散層（ＣＮ層）１１２からなるガード
リング部を形成するもの（特開昭６２−１５４５６号、
特開昭６１−２７９１７１号、特開昭６１−２８１５４
５号、特開昭６０−２５０６６９号）や、このｎ４拡散
層１１２をＮ−ＭＯＳトランジスタとＰ−ＭＯＳトラン
ジスタの境界部においてＶＣｅ電位に引き上げるように
したもの（特開昭６０−２５０６６４号）がある、これ
らの手段は、Ｐ−ＭＯＳトランジスタにおける寄生横型
ＰＮＰ　トランジスタの利得を１〜１０程度に下げるの
に有効であり、かなりレイアウトを小さくできる利点を
もつものである。

しかし、上記文献１及び２においても指摘されているよ
うに、ラフチアツブフリーとするにはＰ−ＭＯ３Ｉ−ラ
ンジスタの寄生横型ＰＮＰトランジスタ及び、Ｎ−ＭＯ
Ｓ　トランジスタの寄生横型ＮＰｌ’ｌランジスタの利
得の積β７・β、を１以下にする必要がある。ところが
上記各提案においては、いずれもＮ−ＭＯＳトランジス
タのｐウェル層に対しては何ら対策が施されていない、
Ｎ−ＭＯＳトランジスタに関しては、ウェル間耐圧及び
アイソレーション耐圧を維持し、トランジスタのコレク
ター基板間容量の低減を計るため、ｐ“埋込層の濃度を
上げられないので（通常、ｐ、はＩＫΩ以上）、寄生横
型ＮＰＮ　ｌ−ランジスタの利得β７と直列抵抗ｒ、が
大きいのが通常であり、したがってこのＮ−ＭＯＳ　ト
ランジスタに対するデバイス的な対策の方がより重要で
あるにも拘わらず、上記のように従来の提案技術では特
に工夫がなされていない。

〔発明が解決しようとする課題〕

前記第８図及び第９図に示したもので代表される従来の
ＣＭＯＳデバイスにおいては、本来量も影響の強いＮ−
ＭＯＳ　ｌ−ランジスタの寄生抵抗の低減や、寄生横型
ＮＰＮ　トランジスタの利得の低減が考慮されていない
、このためＮ−ＭＯＳトランジスタにおいては、ソース
・ドレイン層とＰ−ＭＯＳトランジスタのｎウェル層と
の間を離す等のレイアウト的な対策が必要であった。し
かし寄生横型ＮＰＮトランジスタの場合、キャリア（エ
レクトロン）拡散長は、濃度ＮＷ　Ｉ　ＸＩＯ”ｅｌｌ
−”３００　Ｋにおいて７２４μｍと大きく、相当レイ
アウト的に大きくしなければ、その効果は期待できない
という問題点があった。

本発明は、従来のＣＭＯＳデバイスにおける上記問題点
を解決するためになされたもので、大幅なレイアウト的
な余裕を取らなくてもラッチアップ耐性を強化できるよ
うに構成したＣＭＯＳデバイスを提供することを目的と
する。

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、縦型ＰＮＰトランジスタ及び縦
型ＮＰＮ　トランジスタを含むバイポーラ・ＣＭＯＳ半
導体デバイスにおけるＣＭＯＳデバイスにおいて、Ｐ−
ＭＯＳトランジスタ部にｎ型埋込層及び周辺に形成した
ｎ型拡散層からなるガードリング部を設け、Ｎ−ＭＯＳ
トランジスタ部にその直下に埋め込まれたｐ型埋込層と
該Ｐ型埋込層の周辺に配置され該ｐ型埋込層よりも高濃
度で且つ低抵抗のｐ゛埋込層と上部に形成したチャネル
ストッパ層とからなるガードリング部を設けるものであ
る。

このように構成することにより、Ｎ−ＭＯＳトランジス
タにおいては、ｐウェル層の厚さがガードリング部を構
成するチャネルストッパ層及び高濃度ｐ＋埋込層に挟ま
れて小さくなるため、寄生横型ＮＰＮトランジスタのｈ
□が大幅に低減し、またガードリング部を用いて電位の
引き上げが行われるため、寄生コレクタ抵抗を大幅に低
減することができる。したがって従来方法によるＰ−Ｍ
ＯＳトランジスタに対するラッチアップ対策に加えてＮ
−ＭＯＳトランジスタに対しても十分なラッチアップ耐
性が得られ、大幅なレイアウト的令裕を取らずに、しか
もバイポーラ・ＣＭＯＳデバイスのプロセスに追加工程
を加えることなく、ラッチアップフリーのＣＭＯＳイン
バータ等のＣＭＯＳデバイスを提供することが可能とな
る。

〔実施例〕

以下実施例について説明する。第１図は、本発明に係る
ＣＭＯＳデバイスの一実施例を示す断面図である０図に
おいて、ＩＡはＰ−ＭＯＳ　トランジスタで、ＩＢはＮ
−ＭＯＳトランジスタであり、Ｐ−ＭＯＳトランジスタ
ＩＡは、基板１上に形成したｎ０埋込層２．ｎ−エピタ
キシャル層６．ｎ−ウェル層８．ポリシリコンゲート１
２及びｐ″″″ソースレイン層１１とで構成されており
、ラッチアップ耐性を強化するため、本発明においては
、ＮＰＮトランジスタのコレクタ層を形成するｎ０拡散
層と同一の拡散層５でＰ−ＭＯＳ　トランジスタを囲み
、更に該拡散層５の表面を低抵抗にするためのｎ゛拡散
層１０を形成して、Ｐ−ＭＯＳトランジスタの周囲にガ
ードリング部を配置している。

そしてこのガードリング部の電位印加電極部となるｎ゛
拡散層ｌＯにＶＣＣ電位（最高電位）を印加して、ｖｃ
ｃ電位に吊り上げることにより、寄生バイポーラモード
の周辺へのキャリア（エレクトロン）の注入を抑制して
、寄生横型ＰＮＰＩ−ランジスタのｈ□を下げると共に
寄生コレクタ抵抗を低減している。

一方、Ｎ−ＭＯＳトランジスタＩＢは、同じくｐ°基板
１上に形成したｐ＋埋込層３．Ｐ−ウェル層７．ポリシ
リコンゲート１２及びｎ′″ソース・ドレイン層１０と
で構成されており、従来の欠点を解消するため、本発明
においては、通常のｐ＋埋込層（シート抵抗＋５にΩ／
口前後）よりも遥かに高濃度の、縦型ＰＮＰ　トランジ
スタのコレクタ埋込層に用いる埋込層と同一のｐ＋埋込
層４（シート抵抗：１００Ω〜ＩＫΩ／口）を、Ｎ−Ｍ
ＯＳトランジスタ部の周囲にガードリング部として配置
し、且つＬＯＣＯ３法による酸化１１１１３の下部には
チャネルストッパ領域９を形成し、更にＮ−ＭＯＳトラ
ンジスタ部の表面を取り囲むように、Ｐ−ＭＯＳトラン
ジスタＩＢのソース・ドレイン層を形成する拡散層と同
一のｐ＋拡散層１１を配置している。そしてこのガード
リングしたｐ４４拡散１１にＶＳＳ電位（最低電位）を
印加して、ＶＳＳ電位に固定することにより、まず寄生
横型ＮＰＮトランジスタのｈＦ！に関しては、従来の１
７１Ｏ以下に大幅に低減することができる。なおｐ＋埋
込層４は基板引き上げ部としても機能している。

すなわち第２図＾、　（８１，Ｃ１は、第１図に示した
ＣＭＯＳインバー１（ＤＸ−Ｘ’　、Ｙ−Ｙ’　、Ｚ−
２′に沿った深さ方向の濃度分布を示す図であるが、従
来のものと同一構造部分であるｘ−ｘ’に沿う部分にお
ける寄生横型ＮＰＮトランジスタのベース領域となるｐ
ウェル層７の領域は、第２図＾においてａで示すように
大きい、これに比べて、Ｙ−Ｙ’に沿う部分においては
、寄生横型ＮＰＮトランジスタのベース領域となる５×
ＩＱ”（＠−ｓ程度のｐウェル層７は、チャネルストッ
パ層９及びｐ＋埋込層４によって挟まれて、第２図（８
１においてｂで示すように、０．５１ｍ程度と小さくな
る。

したがって寄生横型ＮＰＮトランジスタのｈｖｔは従来
のｌ／１０以下に大幅に小さ（なり、且つ低抵抗のｐ＋
埋込層４とｐ′″拡散層１１を用いて電位の引き上げを
行っているので、寄生抵抗も従来の１／１０以下となる
。なお第２開田）において、点線はＹ−Ｙ’線を２４拡
散層１１を通る位置にずらした場合の濃度分布を示す。

Ｎ−ＭＯＳ　トランジスタとＰ−ＭＯＳトランジスタの
代表的な平面レイアウトの一例を第３図＾。

（Ｂｌに示す０図において、２１はＮ−ＭＯＳ　トラン
ジスタのｐ”ｔｌ込層４とＬＯＣＯ３酸化膜とｐ９９拡
散１１の領域を示しており、２２はＰ−ＭＯＳトランジ
スタにおけるｎ０拡敞Ｎ５とＬＯＣＯＳ酸化膜とｎ１拡
散層１０の９１域を示している。なお２３はゲート、２
４はソース・ドレイン領域となる活性層である。

以上のように、従来法によるＰ−ＭＯＳトランジスタに
対するラッチアップ対策に加えて、Ｎ−ＭＯＳトランジ
スタについても十分なラフチアツブ対策が得られ、寄生
バイポーラトランジスタのｈＦｔ積及び両コレクタ抵抗
の低減により、ラフチアツブを従来のｌ／１０〜１　／
１００に低減させたラッチアップフリーのＣＭＯＳデバ
イスが得られる。

次に、上記構成のラッチアップフリーＣＭＯＳトランジ
スタ、内部ゲート用ＣＭＯ３）ランジメタ。縦型ＰＮＰ
及びＮＰＮトランジスタを含むバイポーラ・ＣＭＯＳ半
導体デバイスの製造法を、第４図へ〜（口に示す製造工
程図に基づいて説明する。まず第４図四に示すように、
ｐ−基板１上に通常のフォトリソグラフィー及び不純物
拡散工程又はイオンインプランテーションにより、ｎ″
″埋込層２及びＰ′″埋込層３を形成する０通常、ｎ４
埋込層２にはアウトディフィージ四ンを抑えるためｓｂ
を用い、ｐ・埋込層３にはＢを用いる。またＰ゛埋込層
３はＣＭＯＳｌ−ランジスタのウェル間耐圧確保のため
、シート抵抗をＩＫΩ以上とする。

次に第４図（Ｂｌに示すように、縦型ＰＮＰのコレクタ
層及びラッチアップフリーＮ−ＭＯＳトランジスタのガ
ードリング部を構成するｐ゛埋込層４を形成する。この
高濃度の埋込層４体コレクタ抵抗低減のためｐ＋埋込層
３より１桁以上低抵抗に設定する。その後エピタキシャ
ル層６を成長させ、次いで第４図０に示すように、通常
のバイポーラ・ＣＭＯＳデバイス作成のプロセスにより
、フォトリソグラフィー、イオンインプランテーション
。

拡散９選択酸化の各工程を繰り返して、ｎ’　ＣＮ拡散
層５．Ｐウェル層７．ｎウェル層８．ＬＯＣＯ３酸化膜
１３．チャネルストッパ層９．ｎベース拡散層１５．Ｐ
ベース拡散層１６．ｎ“ソース・ドレイン拡散層１（Ｌ
ｐ”ソース・ドレイン拡散層１１を形成し、第４図（口
に示す構造のバイポーラ・ＣＭＯＳデバイスが得られる
。

この際、縦型ＮＰＮ　ｌ−ランジスタにおいては、ｎウ
ェル層８で囲まれたエピタキシャル層６により形成され
たコレクタによりて高耐圧化並びに高速化され、また縦
型ＰＮＰ　トランジスタはｐ９９埋込３及びｎ０埋込層
２によって分離されるようになっている。また内部ゲー
ト用のＣＭＯＳｌ−ランジスタは、集積度を上げ、且つ
ウェル間耐圧を１０ｖ以上確保するため、Ｎ−ＭＯＳ　
トランジスタの埋込層としてｐ゛埋込層３を用いている
。

このように構成したバイポーラ・ＣＭＯＳ半導体デバイ
スにおいて、ラフチアツブフリーのＣＭＯＳデバイスを
、外部雑音電流に対して影響を受は易い出力段や入力段
のＣＭＯＳインバータ等を構成するＣＭＯＳデバイスと
して用い、内部ゲート用ＣＭＯＳデバイスを、外部雑音
電流に対して影響を受けてない内部インバータなどを構
成するＣＭＯＳデバイスとして用いる場合、ラフチアツ
ブフリーのＣＭＯＳデバイスのＮ−ＭＯＳ　トランジス
タのゲート直下に埋め込まれるｐ型埋込層として、内部
用ＣＭＯＳデバイスのＮ−ＭＯＳ　トランジスタのｐ型
埋込層と同じ埋込層を用いて構成しているため、基板バ
イアス特性等を同等にして、ラッチアップ耐性を向上さ
せることができる。

第５図は、本発明の第２実施例を示す断面図である。こ
の実施例は、ガードリング部の配置領域に十分なレイア
ウト的余裕がない場合における構成を示している。すな
わち、Ｐ−ＭＯＳ　トランジスタ部においてはｎ”　Ｃ
Ｎ拡散層５によりガードリングし、Ｎ−ＭＯＳ　ｌ−ラ
ンジスタ部においては、２０埋込層４及びチャネルスト
ッパ層９でガードリングするように構成している。この
ように第１図に示した実施例に比べて、Ｐ−ＭＯＳトラ
ンジスタＩＡとＮ−ＭＯＳトランジスタＩＢの境界部に
配置したｎ゛拡散層１０又はＰ゛拡散層１１などの表面
からの電位の固定層がないために寄生コレクタ抵抗は大
きくなるが、十分なラフチアツブ耐性効果は得られる。

第６図は、第３実施例を示す断面図である。この実施例
は、２重エピタキシャル層を用いて構成したものである
。２重エピタキシャル層６−１．６−２は、縦型ＰＮＰ
　トランジスタ形成時におけるｎ◆埋込層２にＰ′″埋
込層４を形成する時に、ｐ・埋込層４の低濃度化手段と
して用いられる。この場合、ｐ゛埋込層３又は４の高濃
度ピーク層とｎ４埋込層２の高濃度ピーク層が同一面上
で一致しないため、ＣＭＯＳデバイスにおいては、ウェ
ル間耐圧確保のための十分なレイアウト上の余裕が必要
となる。

第７図は、第４実施例を示す断面図である。この実施例
は、レイアウト的に十分な余裕のある時の最も効果のあ
る構成を示すものである。第１図に示した実施例では、
Ｐ−ＭＯＳトランジスタＩＡ及びＮ−ＭＯＳトランジス
タＩＢにおいて、表面に周囲を囲むように設けたｎ９拡
散層１０及びｐ・拡散層１１に対する■。、■、３電位
印加用電極端子は、Ｐ−ＭＯＳ　トランジスタとＮ−Ｍ
ＯＳ　トランジスタの境界部より離れた位置に配置する
ようにしたものを示したが、この第７図に示す実施例は
、ＶＣＣ電位印加用電極１７をＰ−ＭＯＳ　トランジス
タのＮ−ＭＯＳ　トランジスタ側に、ＶＳＳ電位印加用
電極１８はＮ−ＭＯＳ　トランジスタのＰ−ＭＯＳトラ
ンジスタ側に配置したものである。これにより寄生コレ
クタ抵抗の低減に対しては最も優れた効果が得られる。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明によれば
、Ｐ−ＭＯＳ　トランジスタ部にガードリング部を設け
て最高電位を印加し、またＮ−ＭＯＳトランジスタ部に
もガードリング部を設けて最低電位を印加するように構
成したため、寄生バイポーラトランジスタのｈｏを低減
すると共に、寄生コレクタ抵抗を低減することができる
。したがってＰ−ＭＯＳトランジスタのみならずＮ−Ｍ
ＯＳトランジスタに対しても十分なラフチアツブ耐性が
得られ、大幅なレイアウト的余裕を取らずに、しかもバ
イポーラ・ＣＭＯＳデバイスのプロセスに追加工程を加
えずに、ラフチアツブフリーのＣＭＯＳデバイスを提供
することができる。

【図面の簡単な説明】

第１図は、本発明の第１実施例を示す断面図、第２図四
〜（Ｏは、第１図におけるｘ−ｘ’　、ｙ−Ｙ’　、Ｚ
−Ｚ’に沿った深さ方向の濃度分布を示す図、第３図＾
、田）は、第１図に示した実施例におけるＮ−ＭＯ３Ｉ
−ランジスタ及びＰ−ＭＯＳトランジスタの表面レイア
ウトの一例を示す図、第４図（８）〜（口は、第１図に
示した実施例のＣＭＯＳデバイスを含むバイポーラ・Ｃ
ＭＯ３半導体デバイスの製造工程を示す図、第５図は、
第２実施例を示す断面図、第６図は、第３実施例を示す
断面図、第７図は、第４実施例を示す断面図、第８図及
び第９図は、従来のＣＭＯＳデバイスの構成例を示す断
面図である。 図において、１はｐ−基板、２はｎ′″埋込層、３はｐ
゛埋込層、４はＰ゛埋込層、５はｎ”　ＣＮ拡散層、６
はエピタキシャル層、７はｐウェル層、８はｎウェル層
、９はチャネルストッパ層、１０はｎ９ソース・ドレイ
ン層、１１はｐ０ソース・ドレイン層、１２はポリシリ
コンゲート、１３はｔｏｃ。 Ｓ酸化膜を示す。 特許出願人　オリンパス光学工業株式会社（Ａ） 第３図 （Ｂ） 第７図

Claims (1)

1. 【特許請求の範囲】 １、縦型ＰＮＰトランジスタ及び縦型ＮＰＮトランジス
   タを含むバイポーラ・ＣＭＯＳ半導体デバイスにおいて
   、Ｐ−ＭＯＳトランジスタ部に、その直下に形成したｎ
   型埋込層及び周辺に形成したｎ型拡散層からなるガード
   リング部を設け、Ｎ−ＭＯＳトランジスタ部に、その直
   下に埋め込まれたｐ型埋込層と該ｐ型埋込層の周辺に配
   置され該ｐ型埋込層よりも高濃度で且つ低抵抗のｐ＾＋
   埋込層と上部に形成したチャネルストッパ層とからなる
   ガードリング部を設けたことを特徴とするＣＭＯＳデバ
   イス。 ２、前記ｎ型拡散層は縦型ＮＰＮトランジスタのコレク
   タ拡散層と同一拡散層で構成され、前記ｐ＾＋埋込層は
   縦型ＰＮＰトランジスタのｐ＾＋コレクタ埋込層と同一
   埋込層で構成されていることを特徴とする請求項１記載
   のＣＭＯＳデバイス。 ３、前記Ｐ−ＭＯＳトランジスタ部のガードリング部に
   は最高電位を印加し、前記Ｎ−ＭＯＳトランジスタ部の
   ガードリング部には最低電位を印加することを特徴とす
   る請求項１又は２記載のＣＭＯＳデバイス。 ４、前記Ｐ−ＭＯＳトランジスタ部のガードリング部へ
   の電位印加端子部をＮ−ＭＯＳトランジスタ部側に配置
   し、前記Ｎ−ＭＯＳトランジスタ部のガードリング部へ
   の電位印加端子部を前記Ｐ−ＭＯＳトランジスタ部側に
   配置したことを特徴とする請求項２記載のＣＭＯＳデバ
   イス。 ５、縦型ＰＮＰトランジスタ及び縦型ＮＰＮトランジス
   タを含むバイポーラ・ＣＭＯＳ半導体デバイスにおいて
   、Ｐ−ＭＯＳトランジスタに、その直下に形成したｎ型
   埋込層と周辺に形成したｎ型拡散層とＮ−ＭＯＳトラン
   ジスタ部側に形成したｎ型高濃度カラー拡散層とからな
   るガードリング部を設け、Ｎ−ＭＯＳトランジスタ部に
   は、その直下に形成したｐ型埋込層と該埋込層の周辺に
   配置され該埋込層より高濃度で低抵抗のｐ＾＋埋込層と
   上部に形成したチャネルストッパ層とＰ−ＭＯＳトラン
   ジスタ部側に形成したｐ型高濃度カラー拡散層とからな
   るガードリング部を設けたことを特徴とするＣＭＯＳデ
   バイス。 ６、前記ｎ型拡散層は縦型ＮＰＮトランジスタのコレク
   タ拡散層と同一拡散層で構成され、前記ｐ＾＋埋込層は
   縦型ＰＮＰトランジスタのｐ＾＋コレクタ埋込層と同一
   埋込層で構成されていることを特徴とする請求項５記載
   のＣＭＯＳデバイス。 ７、縦型ＰＮＰトランジスタ及び縦型ＮＰＮトランジス
   タを含むバイポーラ・ＣＭＯＳ半導体デバイスにおいて
   、入出力段用のＣＭＯＳデバイスは、前記請求項１又は
   ５記載のＣＭＯＳデバイスで構成され、内部用のＣＭＯ
   Ｓデバイスは、前記入出力段用のＣＭＯＳデバイスのＮ
   −ＭＯＳトランジスタと同一のｐ型埋込層を有するＮ−
   ＭＯＳトランジスタを備えていることを特徴とするＣＭ
   ＯＳデバイス。